Orientador: Peter Jurgen Tatsch / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-15T23:27:09Z (GMT). No. of bitstreams: 1 Manera_LeandroTiago_D.pdf: 3739799 bytes, checksum: 12a6fc4ebbea20e529e4e7e2c7c5a761 (MD5) Previous issue date: 2010 / Resumo: Este trabalho teve como objetivo a montagem de um sistema de caracterização de ruído de alta e de baixa freqüência, utilizando equipamentos disponíveis no Centro de Componentes Semicondutores da Unicamp. Foi montado um sistema para a caracterização do ruído de baixa freqüência em dispositivos semicondutores e desenvolveu-se um método para a análise da qualidade de interfaces e cálculo de cargas, utilizando o ruído 1/f. Na descrição do ruído em baixa freqüência é apresentado em detalhes todo o arranjo utilizado para a medição, além dos resultados da medida em transistores nMOS e CMOS do tipo p e do tipo n fabricados no Centro. Detalhes importantes sobre o cuidado com a medição, tais como a utilização de baterias para a alimentação dos dispositivos e o correto aterramento, também são esclarecidos. A faixa de freqüência utilizada vai de 1 Hz até 100 KHz. Como aplicação, a medida de ruído é utilizada como ferramenta de diagnóstico de dispositivos semicondutores. Resultados destas medidas também são apresentados. Foi desenvolvido também um sistema para a medição do ruído em alta freqüência. A caracterização teve como objetivo determinar o parâmetro conhecido como Figura de Ruído. Apresenta-se além da descrição do arranjo utilizado na medição, os equipamentos e a metodologia empregada. Em conjunto com as medidas de ruído também são apresentados os resultados das medidas de parâmetros de espalhamento. Para a validação do método de obtenção desse conjunto de medidas, um modelo de pequenos sinais de um transistor HBT, incluindo as fontes de ruído é proposto, e é apresentado o resultado entre a medição e a simulação. A faixa disponível para medida vai de 45 MHz até 30 GHz para os parâmetros de espalhamento e de 10 MHz até 1.6 GHz para medida de figura de ruído / Abstract: The main goal of this work is the development of a noise characterization system for high and low frequency measurements using equipments available at the Center for Semiconductor Components at Unicamp. A low noise characterization system for semiconductors was built and by means of 1/f noise measurement it was possible to investigate semiconductor interface condition and oxide traps density. Detailed information about the test set-up is presented along with noise measurement data for nMOS, p and n type CMOS transistors. There is also valuable information to careful conduct noise measurements, as using battery powered devices and accurate grounding procedures. The low noise set-up frequency range is from 1 Hz up to 100 KHz. Noise as a diagnostic tool for quality and reliability of semiconductor devices is also presented. Measurement data is also shown. A measurement set-up for high frequency noise characterization was developed. Measurements were carried out in order to determine the noise figure parameter (NF) of the HBT devices. Comprehensive information about the test set-up and equipments are provided. Noise data measurements and s-parameters are also presented. In order to validate the measurement procedure, a small signal model for HBT transistor including noise sources is presented. Comparisons between simulation and measured data are performed. The s-parameters frequency range is from 45 MHz to 30 GHz, and noise set-up frequency range is from 10 MHz up to 1.6 GHz / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Este trabalho foi realizado tendo como objetivo o estudo do ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI FinFET em relação aos efeitos de tensionamento e radiação, através da utilização de dados experimentais e de um modelo analítico. Foram analisados primeiramente os parâmetros básicos de tensão de limiar e transcondutância, nos quais está baseado todo o modelo e verificado a influência dos efeitos do tensionamento e da radiação nos mesmos, para analisar o comportamento da tensão de porta no ponto ZTC em dispositivos do tipo n. Foram utilizados dispositivos com três dimensões de largura de aleta (fin) diferentes, 20nm, 120nm e 370nm e comprimento de canal de 150nm e de forma comparativa em dispositivos de 900nm, em quatro lâminas diferentes, sem/com tensionamento e/ou sem/com radiação. A tensão de limiar sofre grande influência do tensionamento, enquanto a radiação tem menor efeito na tensão de limiar na faixa estudada, passando a ter maiores significâncias nos dispositivos tensionados com maior largura de aleta. A transcondutância também sofre maior influência do efeito de tensionamento, sendo neste parâmetro a alteração pelo efeito da radiação muito menor. Contudo estes dois parâmetros geram outros dois parâmetros essenciais para análise do ZTC, que são obtidos através das suas variações em relação a temperatura. A variação da tensão de limiar em relação à temperatura e a degradação da transcondutância também pela temperatura (ou fator c: degradação da mobilidade pela temperatura), influenciam diretamente na eventual variação do ponto de ZTC com a temperatura. Quando estas influências são pequenas ou atuam de forma a compensarem-se mutuamente, resultam em valores de ZTC mais constantes com a temperatura. A tensão de limiar influência direta e proporcionalmente no valor da tensão de ZTC em amplitude, enquanto a degradação da mobilidade (transcondutância) atua mais na constância do ZTC com a temperatura. Com base nestes mesmos parâmetros e com ajustes necessários no modelo foram estudados dispositivos com as mesmas características físicas, porém, do tipo p, onde os resultados encontrados tiveram relação a característica de funcionamento deste outro tipo, ficando claro a inversão da significância dos efeitos quanto a variação da temperatura. O modelo simples e analítico utilizado para o estudo do ZTC foi validado para esta tecnologia, já que foi encontrado valores de erro entre valores experimentais e calculados com um máximo de 13% incluindo toda a faixa de temperatura e a utilização dos efeitos de radiação e tensionamento, tendo mostrado valores discrepantes somente para alguns casos de largura da aleta maiores, que mostraram ter uma pequena condução pela interface canal/óxido enterrado antes da condução na primeira interface, não prevista no modelo. / This work was performed with the aim of the study of the invariant point with temperature (called ZTC - Zero temperature Coefficient) for transistors made with SOI FinFET structure in relation to the mechanical stress and irradiation effects, through of the use of experimental data and an analytical model. Were first analyzed the basics parameters as threshold voltage and transconductance, in which all the model is based and was verified the influence of the mechanical stress and irradiation effects on these parameters, for analyze the gate voltage\'s behavior on ZTC point in n type devices. Were used devices with three different width fin dimensions, 20nm 120nm and 370nm and channel length of 150nm and in a comparative way with 900nm length devices, in four different waffles, with/without mechanical stress and/or with/without irradiation. The threshold voltage suffers big influence from stress, while the irradiation has less effect on the threshold voltage in the studied band, becoming to have more significance on the stressed devices with larger fin width. The transconductance also suffers more influence of the stress effect, being on this parameter the variation caused by irradiation effect smaller. However, these two parameters generate others two essentials parameters for the ZTC analysis, they are obtained through of the previous parameters variation by the temperature. The threshold voltage variation by the temperature and the tranconductance degradation by the temperature (or c factor: mobility degradation by the temperature), influence directly on the eventual variation of the ZTC point by the temperature. When these influences are small or act by the way to compensate mutually, result at ZTC values more constant with the temperature. The threshold voltage influence direct proportionality on the ZTC voltage\'s value at amplitude, while the mobility (transconductance) degradation act more on ZTC stability with the temperature. Based in these same parameters and with necessaries adjusts on the model, were studied devices with the same physic characteristics, but of the p type, where the founded results had relation with the work characteristics of this other type, becoming clear the inversion of significance of the effects by the temperature variation. The simple and analytical model used for the ZTC study was validated for this technology, since it was found error values between experimental data and calculated data with a maximum of 13%, shown discrepant values only for some cases of larger fin widths, that shown to have a small conduction by the channel/buried oxide interface before of the first interface\'s conduction, not previewed in the model.

Nesse trabalho de mestrado estudou-se o comportamento elétrico de transistores verticais de múltiplas portas (3D) sobre isolante (SOI FinFET) sob o efeito da radiação de prótons em baixa temperatura, por meio de métodos experimentais e simulações numéricas. Inicialmente, foram comparados os comportamentos dos transistores antes e depois de serem submetidos à radiação de prótons, em temperatura ambiente. Esta análise foi realizada tanto para dispositivos com canal do tipo p quanto do tipo n, estudando-se tanto como as características analógicas são alteradas após o dispositivo ser irradiado por prótons com uma energia de aproximadamente 60 MeV quanto as características digitais. Estudou-se os efeitos da dose total ionizante (TID) nos dispositivos SOI FinFETs. Estes efeitos se manifestam de formas diferentes, muitas vezes opostas, para transistores nMOS e pMOS. Os efeitos da radiação na inclinação de sublimiar (SS) dos pFinFETs, por exemplo, resultaram em uma melhoria da velocidade de chaveamento, enquanto que os nFinFET sofreram uma degradação. Já a variação negativa da tensão de limiar (VT), uma vez que a maior parte das cargas acumuladas no óxido são positivas, deixa os transistores pMOS mais imunes a corrente parasitária da segunda interface, e novamente degrada as características dos nMOS. Os transistores com aletas mais largas têm uma maior área de óxido enterrado abaixo do filme de silício, o que resulta em um maior acúmulo de cargas. Portanto, a degradação dos parâmetros foi mais acentuada do que em dispositivos com aletas mais estreitas. Transistores com canal curto estão sujeitos aos efeitos de canal curto e se mostraram mais suscetíveis à radiação de próton na região de sublimiar. Além da análise dos parâmetros básicos, realizou-se uma análise de compromisso entre três parâmetros analógicos: a eficiência do transistor (gm/ID), a frequência de ganho unitário (fT) e o ganho intrínseco de tensão (AV). Eles foram estudados em função do coeficiente de inversão (IC), sendo possível verificar o comportamento dos dispositivos em cada regime de inversão e, posteriormente, o melhor compromisso entre os parâmetros, para uma dada aplicação. Em baixas temperaturas foi também observado que enquanto para os parâmetros digitais, os transistores de canal p mostraram um melhor desempenho quando focando os parâmetros digitais (tensão de limiar e inclinação de sublimiar), nFinFETs mostraram-se mais imunes a radiação de prótons em baixa temperatura, quando analisados os parâmetros analógicos como o ganho intrínseco de tensão (resposta mais estável à radiação em baixas temperaturas). / This master degree\'s dissertation aims to study the low temperature electrical behavior of tridimensional transistors on insulator (SOI FinFET) under the effects of proton radiation, through experimental methods and numeric simulations. Initially, it was compared the transistors\' behavior before and after they have been subjected to proton radiation, at room temperature. This analysis was performed for both p- and n-channel devices, studying how the analog parameters change after the devices are irradiated by protons with approximately 60 MeV energy. The effects of total ionization dose on SOI FinFET devices were studied. These effects are manifested in different, very often opposing ways for nMOS and pMOS transistors. The radiation effects on the subthreshold slope (SS) in pFinFETs, for example, resulted in a switching speed improvement, while the nFinFETs were degraded. Also, the negative shift in the threshold voltage (VT), as most of the oxide trapped charges are positive, made the pMOS transistors more immune to the parasitic current at the second interface, and, again, the nMOS ones had their characteristics degraded. The wide-fin transistors have a bigger oxide area beneath the silicon film, which results in a greater charge buildup. Hence, the parameter degradation was more substantial than for narrow-fin devices. Short-channel transistors are subject to short-channel effects and showed themselves more susceptible to proton irradiation at the subthreshold region. In addition to the basic parameter analysis, it was done a tradeoff analysis between three analog parameters: the transistor efficiency (gm/ID), the unit gain frequency (fT) and the intrinsic voltage gain (AV). They have been studied as a function of the inversion coefficient (IC), where it was possible to observe the devices\' behavior for each inversion regime and, after, the best tradeoff between the parameters, for a given application. At low temperature, it was also observed that while pFinFETs have a better performance when looking at digital parameters VTH and SS after irradiation, nFinFETs showed more immunity to proton radiation when analyzed from their analog parameter with a more stable response to low temperatures.

Frente à crescente necessidade de que novas tecnologias sejam capazes de operar com confiabilidade em ambientes hostis, a análise dos efeitos da radiação ionizante em dispositivos semicondutores se tornou um ramo de pesquisa em contínua ascensão, contribuindo para o desenvolvimento de tecnologias estratégicas e promovendo o aprimoramento científico e o desenvolvimento tecnológico da humanidade. Por outro lado, a atual tecnologia CMOS de fabricação de circuitos integrados apresenta sinais de limitação, em grande parte, devido às características físicas inerentes ao seu princípio de funcionamento, sendo necessário, portanto, que dispositivos com novos mecanismos de operação e geometrias sejam desenvolvidos. Dentre eles, transistores de tunelamento induzido por efeito de campo (TFET) se destacam por apresentarem menor corrente de dreno quando desligados e a possibilidade de se atingir inclinações de sublimiar abaixo do limite teórico estabelecido por dispositivos MOSFET de 60 mV/déc à temperatura ambiente, permitindo-se a redução da tensão de alimentação dos transistores para cerca de 0,5 V. Buscando contribuir com as necessidades destas duas áreas de pesquisa, neste projeto de mestrado, foi analisado o comportamento de TFETs de silício com porta tripla, fabricados sobre lâmina SOI (silício sobre isolante), submetidos a até 10 Mrad(Si) de dose acumulada total enquanto não polarizados, gerada por uma fonte de prótons de 600 keV de energia. Em uma análise inicial, após exposição de dispositivos de 1 µm de largura de aleta a uma dose de 1 Mrad(Si), foi possível observar uma redução no nível corrente de dreno de estado ligado do dispositivo (ION ? 300 pA) de até 10%, não associada à uma alteração da corrente de porta. Além disso, o efeito da radiação nesses transistores reduz de 10% para 2% quando se aumenta o comprimento do canal de 150 nm para 1 µm. As razões para ambos os fenômenos foram discutidas com base na competição entre os efeitos de divisão da corrente de dreno na primeira e segunda interfaces e do aumento da resistência de canal em dispositivos mais longos. Para uma análise em função da dose acumulada total, dispositivos SOI TFET e SOI MOSFET, ambos de porta tripla, foram caracterizados eletricamente 14 dias após cada etapa de irradiação. De maneira geral, dispositivos de ambas as tecnologias, com largura de aleta igual a 40 nm, apresentaram baixa susceptibilidade aos efeitos cumulativos da radiação ionizante. No entanto, quando considerados dispositivos com largura de aleta muito maior que a altura da aleta (WFIN = 1 µm), nos quais a influência das portas laterais sobre o acoplamento eletrostático do canal é praticamente inexistente, transistores túnel-FET se destacaram positivamente. Esses dispositivos se mostraram resistentes aos efeitos de dose ionizante total (TID) mesmo para doses de 5 Mrad(Si), enquanto os transistores SOI MOSFET apresentaram uma variação gradual de seus parâmetros a cada dose acumulada. Um exemplo disso é a variação observada na inclinação de sublimiar, de 32,5% nos transistores SOI MOSFET e 5,6% nos transistores SOI TFET. Somente após 10 Mrad(Si) de irradiação por prótons é que os TFETs de aleta larga apresentaram variações mais significativas em sua curva de transferência (ID x VG). Tanto para a configuração como tipo P quanto para a configuração como tipo N, notou-se um deslocamento de até 80 mV da curva de transferência do dispositivo para a esquerda, provocado, segundo análise via simulações, pelas cargas fixas positivas geradas pela irradiação no óxido enterrado do dispositivo. Adicionalmente, foi possível observar um aumento da corrente de tunelamento assistido por armadilhas (TAT) nesses dispositivos, provocada pelo aumento da densidade de estados de interface causada também pelos efeitos de TID. O aumento de TAT foi reconhecido como o principal responsável pela degradação de 23,3% da inclinação de sublimiar dos TFETs, com WFIN igual 1 µm, após 10 Mrad(Si). Apesar das mudanças observadas, foi possível se sugerir, através da comparação com transistores SOI MOSFET de dimensões equivalentes, que transistores de tunelamento induzido por efeito de campo podem, futuramente, se tornar referência no quesito imunidade aos efeitos de dose ionizante total. / In light of the increasing need for new technologies to be able to operate reliably in harsh environments, the analysis of the effects of ionizing radiation on semiconductor devices has become a continually rising field of research, contributing to the development of strategic technologies and promoting scientific improvement and technological development of humankind. On the other hand, the current CMOS technology for the manufacture of integrated circuits shows signs of limitation, mostly, due to the physical characteristics inherent to its operating principle, thus, it is necessary that devices with new operating mechanisms and geometries be developed. Among them, tunnel field-effect transistors (TFET) stand out because of its lower OFF state current and the possibility of reaching subthreshold swing below the theoretical limit established by MOSFET devices of 60 mV/dec at room temperature, allowing to reduce transistors supply voltage to about 0.5 V. In order to contribute with both areas, the behavior of silicon based triple gate TFETs fabricated on a SOI (silicon-on-insulator) substrate and exposed to a total cumulative dose of 10 Mrad (Si) (while not biased) generated by a 600 keV proton beam was analyzed. In an initial analysis after exposure of 1 µm width devices to 1 Mrad(Si), it was possible to observe an ON state current reduction (ION ? 300 pA) up to 10%, not associated to a gate current change. Beyond that, irradiation effects on these devices reduce from 10% to 2% with the channel length increasing from 150 nm to 1 µm. The reasons behind these phenomena were discussed based on the competition between a high channel resistance present in longer devices and the TFET drain current reduction due to the irradiation. For a total cumulative dose analysis, triple gate SOI TFET and triple gate SOI MOSFET devices were characterized 14 days after each irradiation phase. In general, devices of both technologies, with 40 nm fin width, presented low susceptibility to the cumulative effects of ionizing radiation. However, for devices with fin width larger than fin height (WFIN = 1 µm) in which the influence of side gates on the electrostatic coupling of the channel is weak, tunnel-FET transistors have stood out. These devices were resistant to the effects of total ionizing dose (TID) even for doses as high as 5 Mrad(Si), while SOI MOSFET transistors showed a gradual variation of their parameters at each accumulated dose. The variation observed for the subthreshold swing, for example, was about 32.5% for SOI MOSFET devices and 5.6% for SOI TFET devices. TFETs with wider fin have shown significant variations on its transfer characteristic (ID x VG) only after 10 Mrad(Si) of proton irradiation. For both P-type and N-type configurations, it was observed a shift of the transfer curve to the left up to 80 mV caused by, according to simulations, the positive fixed charges generated in the buried oxide by irradiation. In addition, it was possible to observe a trap assisted tunneling (TAT) current increase caused by interface states promoted by TID effects. The increase of TAT was recognized as the main responsible for the degradation of 23.3% of the subthreshold swing of the TFETs after 10 Mrad(Si). In spite of the observed changes, it was possible to suggest, through comparison with SOI MOSFET devices of equivalent dimensions, which tunnel field-effect transistors may become a reference when considering immunity against total ionizing dose effects.

Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

Neste trabalho foi analisado o comportamento de um transistor UTBOX FD SOI MOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo N, em sua aplicação como uma célula de memória 1T-DRAM, dando ênfase no estudo das polarizações e propostas de melhorias de desempenho para viabilizar sua aplicação como uma célula de memória. Dessa forma, foram analisados os efeitos das diferentes polarizações (de porta, de dreno e de substrato), bem como a influência da concentração de uma região de extensão de fonte e dreno menos dopada (LDD Lightly Doped Drain), nos principais parâmetros da referida memória. Assim, foram analisados alguns parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Por fim, foram propostas algumas melhorias de desempenho para o tempo de retenção. Foi observado que o aumento da temperatura facilita a escrita na memória diminuindo a mínima tensão no dreno (até 72% para temperatura de 25 a 300°C, ficando limitada a 0,8V) e o tempo necessários para a escrita (até 95%), porém reduz a margem de sensibilidade (até 90%) e o tempo de retenção (até 2 ordens de grandeza). Verificou-se também que, apesar da menor espessura do filme de silício e do óxido enterrado aumentar a tensão no dreno necessária para ativar o efeito BJT (efeito bipolar parasitário), um potencial positivo no substrato pode reduzir este requisito (61% para tensão de substrato variando de 0 V até 1,5 V). Além disso, foi visto que pode haver uma geração ou uma recombinação de portadores, dependendo da tensão na porta durante o repouso, degradando o bit \'0\' ou \'1\'. Já a otimização da polarização de substrato demonstrou ser limitada pelo compromisso de ser alta o suficiente para ativar o efeito de corpo flutuante durante a escrita, sem prejudicar a leitura do \'0\'. Os resultados também demonstraram que a margem de sensibilidade é menos dependente da tensão do substrato que o tempo de retenção, levando a este último parâmetro ser considerado mais crítico. Com relação à leitura, maiores tensões no dreno resultaram na presença do efeito BJT também neste estado, aumentando a margem de sensibilidade (60%) e diminuindo o tempo de retenção (66%) e o número de leituras possíveis sem atualização do dado (de mais de 30 para 22 leituras). No tópico da concentração das extensões de fonte e dreno, os dispositivos sem extensão de fonte e dreno apresentaram uma taxa de geração de lacunas menor (aproximadamente 12 ordens de grandeza), levando a um tempo de retenção muito maior (aproximadamente 3 ordens de grandeza) quando comparado ao dispositivo referência. Em seu estudo no escalamento, verificou-se uma diminuição no tempo de retenção para canais mais curtos (quase 2 ordens de grandeza), demonstrando ser um fator limitante para as futuras gerações das memórias 1T-DRAM. Apesar disso, quando comparados com os dispositivos convencionais com extensão de fonte e dreno (com extensão), seu tempo de retenção aumentou (quase 1 ordem de grandeza), permitindo a utilização de menores comprimentos de canal (30nm contra 50nm do dispositivo com extensão) e polarizações de substrato menores. Outra proposta de melhoria no tempo de retenção apresentada foi a utilização da polarização de substrato pulsada apenas durante a escrita do nível \'1\', o que resultou no aumento do tempo de retenção em 17%. Finalmente, estudou-se também a variação da banda proibida motivado pela utilização de novos materiais para o filme semicondutor. Observou-se que o aumento da banda proibida aumentou o tempo de retenção em até 5 ordens de grandeza, possibilitando retenções mais próximas das DRAMs convencionais atuais. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor), as a 1T-DRAM (Single Transistor Dynamic Random Access Memory) cell, focusing on the best biases and other proposals for enabling the 1T-DRAM applications. Therefore, it was analyzed the effects of different biases (gate, drain and substrate), as well as the influence of the concentration of a less doped source/drain extension region on the main parameters of this kind of memory. Thus, it was analyzed some of the main memory parameters such as the trigger drain voltage, the sense margin, the read window and the retention time, as well as the mechanisms operating in each state of the memory (writing, reading and holding). Finally, it were proposed some performance enhancements for the retention time of this kind of memory. It was observed that the increase in temperature facilitates the memory write decreasing the minimum drain bias and time required for writing, but reduces the sense margin. It was also verified that, despite the thinner silicon film and buried oxide increase the drain voltage required to activate the BJT effect (parasitic bipolar effect), a positive potential on the substrate may reduce this requirement (61% for back gate bias varying from 0 to 1,5V), being an alternative for solving the problem and allowing the use of smaller devices as a memory cell. Furthermore, it was seen that there can be a carriers generation or recombination, depending on the gate voltage during the holding state, degrading the bit \'0\' or \'1\'. Moreover, the optimization of substrate bias proved to be limited by enabling the writing state, without degrading the reading of \'0\'. The results also demonstrated the sense margin is less dependent on the substrate voltage than the retention time, therefore, the retention time was considered as a more critical parameter. With respect to the reading state, there was the presence of BJT effect also in this state, increasing the margin of sensitivity (60%) and reducing the retention time (66%) and the number of possible readings without updating the data (over 30 for 22 readings) in cases of higher drain bias. On the topic of the concentration of the source and drain extensions, the devices with source and drain extensions presented a generation rate lower (about 12 orders of magnitude), resulting in a retention time far longer than the reference one (about 3 orders of magnitude). About its downscaling, the retention time decreased for shorter channel lengths (almost 2 orders of magnitude), which is a limiting factor for 1T-DRAM future generations. Nevertheless, when it was compared to the conventional devices with source and drain extensions, theirs retention time increased (almost 1 order of magnitude), allowing the use of shorter channel lengths (30nm against 50nm of reference device) and lower back gate biases. Another proposal presented to improve the retention time was the pulsed back gate only during the writing \'1\' state, which resulted in an increase on the retention time by 17%. Finally, we also studied the band gap influence motivated by the use of new materials for the semiconductor film. It was observed that higher band gaps increase the retention time by up to 5 orders of magnitude, allowing a retention time closer to the current conventional DRAMs.

Este trabalho tem como objetivo estudar transistores estado da arte desenvolvidos no imec, Bélgica, e dessa forma, contribuir para a evolução tecnológica do Brasil. Tratam-se de transistores sem extensão de fonte e dreno (SemExt), analisados sob diferentes aspectos. São estudados transistores SOI (Silicon-On-Insulator) de múltiplas portas (MuGFETs) e SOI planares de camada de silício e óxido enterrado ultrafinos (UTBB). Diversos comprimentos de óxido espaçador são comparados a fim de se determinar o melhor comportamento elétrico, baseado nas características digital e analógica desses transistores. A caracterização elétrica dos transistores é realizada com base em medidas experimentais estáticas e dinâmicas e o uso de simulações numéricas complementa a análise dos resultados. Os MuGFETs de porta tripla são caracterizados em função dos principais parâmetros digitais e analógicos, onde os transistores sem extensão de fonte e dreno (F/D) apresentam desempenho elétrico superior aos com extensão na maior parte das análises. Como exemplo, obteve-se experimentalmente que a inclinação de sublimiar do dispositivo sem extensão reduziu até 75 mV/dec, quando comparado com o valor do transistor de referência de 545 mV/dec para o comprimento efetivo de canal, Leff=50 nm. Apesar do transistor sem extensão apresentar menor transcondutância (gm), a razão das correntes no estado ligado (Ion) e desligado (Ioff) é até 3 vezes maior que nos dispositivos de referência. O ganho intrínseco de tensão (AV), por sua vez, é capaz de aumentar até 9 dB em relação ao dispositivo com sobreposição de porta, graças ao melhor desempenho da eficiência do transistor (gm/IDS) assim como da tensão Early (VEA). Da mesma forma, os SOI UTBB apresentam melhores resultados quando as regiões de extensão de fonte e dreno são suprimidas da estrutura. Neste caso, o comprimento efetivo de canal torna-se modulável com a tensão de porta, ou seja, para cada valor de tensão na porta, haverá um valor diferente de Leff, e esta é a principal razão para a melhoria do transistor. Além disso, os dispositivos sem extensão são mais imunes ao campo elétrico horizontal do dreno, o que diminui a influência deste campo sobre as cargas do canal. Como resultado, transistores com maiores comprimentos de regiões sem extensões de F/D apresentam melhores resultados como, por exemplo, a razão Ion/Ioff é três vezes maior que aqueles observados nos transistores de referência e o ganho intrínseco de tensão é 60% maior. Os SOI UTBB são submetidos a duas outras análises. A primeira focada no estudo de ruído de baixa frequência. Neste estudo, duas espessuras de camada de silício (tSi) do SOI UTBB são comparadas. Nota-se que quanto mais fina a espessura tSi, maior é a influência de uma interface sobre a outra. Logo, o ruído presente em uma interface afeta a outra e vice-versa. Devido ao elevado acoplamento entre a 1ª e 2ª interfaces, cargas alocadas em diferentes posições nos filmes de óxido e silício podem contribuir para o ruído gerado em ambas as interfaces. Os transistores sem extensão também são analisados em função do dielétrico de porta, onde dispositivos com dióxido de silício são comparados aos transistores com dielétrico de alto valor (alto K), que fornecem, como esperado, maior nível de ruído devido a maior densidade de armadilhas na interface desses óxidos (cerca de duas ordens de grandeza maior que a do SiO2). O segundo estudo refere-se a análise do distúrbio em células de memória de corpo flutuante (FBRAM). Os transistores SOI UTBB são aplicados como memória e através da mudança nas polarizações de repouso foi possível induzir o efeito de distúrbio nos dados armazenados. Dessa forma, uma janela de operação onde a perturbação no dado é parcial foi estimada. Com isso, a condição de escrita do bit 0 pôde ser otimizada fora da região de distúrbio total, sem prejudicar o tempo de retenção e a janela de leitura da memória. Com base nas análises realizadas, foi constatado que os transistores sem extensão respondem melhor à questão do escalamento, sendo menos susceptíveis aos efeitos de canal curto. São indicados para operarem em circuitos de baixa tensão e baixa potência, onde não haja necessidade de alta velocidade de chaveamento. Além do mais, eles são mais indicados para operarem como memória FBRAM por serem menos dependentes dos efeitos da corrente de GIDL (Gate Induced Drain Leakage). E, uma vez que foram otimizados para aplicações de memória, a possibilidade de usar dielétricos de porta formados por óxido de silício, resulta em um melhor desempenho em termos de ruído de baixa frequência. / This work aims to study the state-of-the-art transistors, developed at imec, Belgium, in order to contribute to the Brazilian technological evolution. These are the source/drain extensionless transistors (SemExt), which are analyzed under different aspects. Multiple gate (MuGFETs) SOI (Silicon-On-Insulator) transistors are studied as well as the planar SOI ones with ultrathin body and BOX thicknesses (UTBB). Several spacer lengths are analyzed in order to determine the better electrical behavior, based on the transistor digital and analog features. The transistor electrical characterization is based on experimental static and dynamic measurements and the use of numerical simulations complements the analysis of the results. The triple gate MuGFET are characterized as a function of the main digital and analog parameters, where the source/drain (S/D) extensionless devices show superior electrical behavior compared to the conventional devices with S/D extensions in the most part of the analysis. As an example, the subthreshold slope of the extensionless transistors reduced, experimentally, up to 75 mV/dec, compared to the reference ones for the effective channel length of Leff=50 nm. Despite the extensionless transistors present the smaller transconductance (gm), the ratio between the on-current (Ion) and the off-current (Ioff) is three times higher than in the reference devices. On the other side, the intrinsic voltage gain (AV) increases up to 9 dB compared to the overlapped devices thanks to the better performance of the transistor efficiency (gm/IDS) as well as the Early voltage (VEA). Similarly, SOI UTBB presents better results when the source/drain extensions are eliminated from the structure. In this case, the effective channel length is modulated by the gate bias, which means that for each gate voltage drop there will be a different Leff, that is the main reason to improve the transistor characteristics. Moreover, the extensionless devices are more immune to the drain horizontal electric field, what decreases its influence on the channel charges. As a result, transistors with longer source/drain extensionless regions present better results, such as the Ion/Ioff ratio three times higher than the reference devices and about 60% of improvement in the intrinsic voltage gain. SOI UTBBs are submitted to two other analyses. The first one is focused on the low frequency noise study. In this case, two silicon film thicknesses (tSi) are compared. It is observed that the thinner the thickness, the greater the influence from one interface to the other. Consequently, the noise presented in one interface affects the other and vice-versa. Due to the higher coupling between the front and back interfaces, the charges which are allocated in different positions in the oxide and silicon films can contribute to the generated noise in both interfaces. The extensionless transistors are also analyzed as a function of the gate dielectric, where the devices with silicon dioxide are compared to the ones with high dielectric constant (high K) material, which present, as expected, higher noise level due to the elevated trap density (about two orders of magnitude higher than the SiO2). The second study refers to the analysis of the floating body memory (FBRAM) disturb. SOI UTBB transistors are applied as memory and by changing the holding bias condition it was possible to induce the disturb effect in the storage data. In this way, a window of operation where the disturb is partial was estimated. Based on that, the writing 0 condition was optimized out of the region of total disturb, with no loss in the retention time and in the memory read window. Based on the performed analyzes it was observed that extensionless transistors are more scalable, being less susceptible to the short channel effects. They are properly indicated to be applied in low-power and low-voltage circuits, where there are no requirements for fast switching. Moreover, they behave better applied as FBRAM since they are less dependent to the GIDL (Gate Induced Drain Leakage) current. And, since they were optimized to memory applications, the possibility to use silicon dioxide dielectric results in a better behavior in terms of low frequency noise.

Neste trabalho foi analisado o comportamento de um transistor UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo n, operando como uma célula de memória 1T-FBRAM (single transistor floating body random access memory). A memória em questão trata-se de uma evolução das memórias 1T1C-DRAM convencionais formada, porém, de apenas um transistor, sendo o próprio transistor o responsável pelo armazenamento da informação por meio do efeito de corpo flutuante. Assim, foram realizadas simulações numéricas bidimensionais, obtendo-se curvas dinâmicas e, a partir destas, foi possível extrair e analisar alguns dos principais parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Foram estudadas as polarizações da célula de memória. Dentre as possíveis maneiras de programação do dado 1 desta tecnologia foram abordadas neste trabalho a programação pelos métodos GIDL (Gate Induced Drain Leakage) e BJT (Bipolar Junction Transistor). Pelo método de escrita por GIDL foi possível operar a célula de memória em alta velocidade sem dissipar potência expressiva. Mostrou-se que esse método é bastante promissor para a tecnologia low-power high-speed. E ainda, obteve-se maior estabilidade na operação de leitura quando esta é polarizada no ponto ZTC (Zero Temperature-Coefficient) devido ao nível de corrente do dado 0 ficar estável mesmo com a variação da temperatura. Pelo método de escrita por BJT, estudou-se a influência das espessuras do filme de silício e também do óxido enterrado, notou-se uma forte dependência da tensão mínima de dreno para a programação do dado 1 em função destas espessuras e também em função da temperatura. Conforme a espessura do filme de silício torna-se mais fina, a tensão de disparo aplicada ao dreno aumenta devido ao maior acoplamento. Porém, observou-se que o nível da tensão de disparo do dreno pode ser modulada através da tensão aplicada ao substrato, tornando possível operar a célula em uma tensão de disparo menor aumentando a vida útil do dispositivo. Quanto à temperatura, com o seu aumento observou-se que a tensão mínima de dreno necessária para disparar a escrita do dado 1 diminuiu favorecendo a programação da célula. Porém o tempo de retenção é prejudicado (torna-se menor) por causa do aumento da corrente de fuga na junção PN. Na análise sobre o impacto que a primeira e a segunda porta causam na margem de sensibilidade de corrente e no tempo de retenção, verificou-se que dependendo da tensão aplicada à porta durante a condição de armazenamento do dado, o tempo de retenção pode ser limitado ou pela geração ou pela recombinação dos portadores (lacunas). Notou-se que há um compromisso entre a obtenção da melhor margem de sensibilidade de corrente e o melhor tempo de retenção. Como o tempo retenção é um parâmetro mais crítico, mais atenção foi dada para a otimização deste. Concluiu-se nesta análise que a melhor polarização para reter o dado por mais tempo é a primeira interface estar em modo acumulação e a segunda em modo depleção. No estudo da polarização de dreno durante a operação de leitura, observou-se que quando aplicado alta tensão de dreno é obtido alta margem de sensibilidade, porém ao mesmo tempo esta polarização prejudica o dado 0 devido ao alto nível de geração de lacunas induzidas pela ionização por impacto, o qual diminui o tempo de retenção e destrói o dado 0 quando operações de múltiplas leituras são realizadas. Já para baixo nível de tensão de dreno durante a leitura notou-se que é possível realizar múltiplas operações de leitura sem perder o dado armazenado e também maior tempo de retenção foi obtido. / In this study was analyzed the behavior of one transistor called UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) working as a 1T-FBRAM (Single Transistor Floating Body Random Access Memory). This memory device is an evolution from conventional memories 1T1C-DRAM, however formed by only one transistor, the device itself is responsible for the storage of the information through the floating body effect. Thus two dimensional simulations were performed, where were obtained dynamic curves, and from these curves it was possible to extract and analyze some of the main parameters, such as, trigger drain voltage, sense margin current, read window, and the retention time, beyond the mechanisms in each state of memory (write, read and hold). Among the possible ways to program the data 1 in this technology were used the methods GIDL (Gate Induced Drain Leakage) and BJT (Bipolar Junction Transistor). By the GIDL method it was possible to operate the memory cell at high speed without spending significant power, showing that this method is very promising for low-power high-speed. Furthermore, greater stability was obtained in read operation when it is biased at point ZTC (zero-Temperature Coefficient) due to the current level of datum \'0\' remain stable even with temperature variation. By the BJT method, it was studied the influence of the silicon film thickness and the buried oxide thickness, and it was noted a strong dependence on minimum drain voltage for programming the data \'1\' as a function of both thicknesses. As the thickness of the silicon film becomes thinner, the trigger drain voltage increases due to stronger coupling. However, it was observed that the level of the trigger drain voltage can be modulated by the substrate bias in this way it is possible to operate the cell with lower voltage avoiding the damage and increasing the lifetime of the device. About the temperature, with its increase it was observed that the minimum drain voltage required to trigger the writing datum \'1\' decreased favoring the programming the cell. However the retention time is harmed (becomes smaller) due to the increment of leakage current in the PN junction. Analyzing the impact of the first and second gate on sense margin current and retention time, it was verified that depending on the voltage applied to the gate during the hold condition, the retention time may be limited by the generation or recombination of the carriers (holes). It was noted that there is a compromise between obtaining the best sense margin current and the best retention time. Since the retention is the most critical parameter, more attention should be given in order to obtain the optimization of this latter. It is concluded in this analysis that the best bias to retain the datum for longer time is the first interface being in accumulation mode and the second in depletion mode. In the study of biasing the drain during the read operation, it has been observed that the use of high drain voltage provides high sense margin, but at the same time, this polarization affect the data \'0\' due to high level of holes generation induced by impact ionization, which shortens the retention time and destroys the data \'0\' in multiple read operations. However, for low drain voltage during read operations it was possible to perform multiple read operations without losing the stored data and also higher retention time was obtained.

Este trabalho apresenta um estudo sobre o transitório da corrente de dreno e métodos de extração de tempo de vida de geração em transistores SOI MOSFETs parcialmente depletados de porta simples, porta dupla e FinFETs de porta tripla. Este estudo foi baseado tanto em simulações numéricas bidimensionais como em dados experimentais extraídos a partir de transistores fabricados no IMEC (Interuniversity Microelectronics Center), que fica na Universidade Católica de Leuven (KUL) na Bélgica. Inicialmente foi analisada a influência da espessura do óxido de porta e da temperatura na extração do tempo de vida de geração dos portadores utilizando o transitório da corrente de dreno. Nesta análise, além do tempo de vida de portadores, outros parâmetros elétricos também foram estudados, como a tensão de limiar, o potencial de superfície na primeira interface e a energia de ativação para criação de um par elétron-lacuna. Com o estudo da influência dos parâmetros de processo no método de determinação do tempo de vida de geração foi possível propor um modelo simples para estimar o tempo de geração dos portadores em função da temperatura. Este modelo foi aplicado experimentalmente e comparado com resultados obtidos através de simulações apresentando um erro máximo de 5%. Fez-se uma análise detalhada do impacto da presença da região de implantação de HALO na extração do tempo de vida de geração baseando-se no transitório da corrente de dreno. Os resultados obtidos através deste estudo possibilitaram a proposta de um novo modelo. O modelo proposto considera tanto o impacto da lateralidade não uniforme da dopagem do canal no efeito de corpo flutuante, devido à presença das regiões de implantação de HALO, como também as cargas controladas pelas junções de fonte e dreno, o que até então não havia sido alvo de estudo na literatura. Com as novas considerações tornou-se possível à análise do transitório da corrente de dreno com a redução do comprimento de canal. A sensibilidade do novo modelo foi ensaiada com a variação de ± 20% nas concentrações da região de canal e de implantação de HALO resultando em um erro máximo de 9,2%. A maior eficiência do acoplamento da porta nos dispositivos de porta dupla, comparando com os de porta única, foi observada através do estudo do comportamento do potencial de corpo destas estruturas. Esta análise resultou na inserção de um parâmetro dependente da espessura do filme de silício, possibilitando a extrapolação do modelo proposto neste trabalho também para os dispositivos de porta dupla. Os resultados obtidos apresentaram um ajuste bastante satisfatório com a variação do comprimento de canal, temperatura e com a variação das concentrações de dopantes da região de canal e da região de implantação de HALO. Por fim, é apresentado um estudo sobre o transitório da corrente de dreno em dispositivos FinFETs de porta tripla, com e sem a região de implantação de HALO, considerando a variação da largura de canal. Através da análise da tensão de limiar, transcondutância e do transitório da corrente de dreno foi possível observar que os dispositivos sem a presença da região de implantação de HALO são mais susceptíveis a influência dos efeitos de corpo flutuante. / This work presents a study of drain current switch-off transients and extraction methods of the generation lifetime in partially depleted SOI nMOSFET transistors of single gate, double gate and triple gate FinFETs. This study is accomplished through two-dimensional numerical simulations and compared with experimental data of devices fabricated in the IMEC (Interuniversity Microelectronics Center), which is in the Catholic University of Leuven (KUL) in Belgium. Initially, it was analyzed the gate oxide thickness and temperature influences on the carrier generation lifetime extraction using the drain current transient. Beyond the generation lifetime, other electric parameters were also analyzed, such as the threshold voltage, the surface potential and the activation energy. Based on process parameter influence study in the determination method of the generation lifetime, it was possible to propose a simple model in order to estimate the carrier generation lifetime as a function of the temperature. This model was experimentally applied and compared to simulated results and it presented a maximum error of 5%. A detailed analysis of the effect of HALO implanted region in the generation lifetime extraction was based on the drain current transient. The results obtained through this study made possible the proposal of a new model. The proposed model considers not only the laterally non-uniform channel profile due to the presence of a HALO implanted region but also the amount of charge controlled by drain and source junctions, a never-before-seen topic in the literature. The new model sensitivity was tested with a ± 20% variation of the doping concentration of the channel and implanted HALO region resulting in a maximum error of 9.2%. Taking the obtained results into consideration, it was possible to analyze the drain current as a function of the channel length reduction. The great efficiency presented by the gate in double gate devices, compared to the single gate ones, was observed through the study of the body potential behavior in this structure. This analysis resulted in the inclusion of a silicon film thickness dependent parameter that made possible the adaptation of the proposed model in this work also for double gate devices. The obtained results presented a good agreement with the channel length variation, temperature and with the doping concentration variation in the channel and HALO implanted region. Finally, it was presented a study about the drain current transient in triple gate FinFET devices, with and without the HALO implanted region, taking the geometric parameter variation into consideration. Through the analysis of the threshold voltage, the transconductance and the drain current transient of the devices, it was possible to observe that the devices without HALO are remarkably more susceptible to the floating body effects influence.

Os efeitos causados pela radiação de raios X em transistores MOS com canal n e p, de porta tripla, com e sem tensionamento mecânico foram estudados teórica e experimentalmente. Após a irradiação de raios X, com doses totais acumuladas de 150Mrad e 3Mrad, em 12 dispositivos diferentes, foi constatada uma grande variação em algumas de suas características, como por exemplo um aumento de 40mV/dec na inclinação de limiar nos dispositivos mais largos, devido a criação de cargas positivas nos óxidos, tanto no enterrado quanto de porta. As cargas geradas no óxido enterrado apresentaram grande influência na condução de corrente pela segunda interface (silício/óxido enterrado), uma vez que o óxido enterrado é espesso (145nm), que por sua vez afetou significativamente diversos outros parâmetros. A formação de cargas positivas no óxido enterrado causou variações distintas no valor da tensão de limiar referente à segunda interface, em função do canal do transistor. No caso dos transistores MOS com canal n, foi observado um aumento na condução parasitária proveniente da segunda interface, enquanto que nos dispositivos MOS com canal p essa corrente foi minimizada devido aos efeitos da radiação, gerando uma melhora do desempenho destes dispositivos (é possível observar uma redução da inclinação de sublimiar de 60 a 80mV/dec no caso dos dispositivos mais largos). Entretanto, como o óxido de porta é mais fino que o óxido enterrado, não foram observadas grandes variações causadas pelas cargas formadas no mesmo. Quando comparada com a literatura, a dose total acumulada foi muito alta, então foi realizada uma nova rodada de radiação em que a distância entre a amostra e o feixe e a taxa de exposição foram alterados. Com isso, foi possível observar o mesmo efeito descrito anteriormente, porém com uma dose total acumulada cerca de 50 vezes menor. Em ambos os casos a exposição foi realizada sem a presença de polarização nos dispositivos, usada normalmente para reduzir a recombinação de portadores aumentando assim o efeito da radiação. Para realizar a polarização dos dispositivos durante a exposição de radiação, é preciso que os dispositivos estejam encapsulados, porém a etapa de encapsulamento poderia danificar os dispositivos utilizados. / The effects caused by the X-ray radiation in n and p channel triple gate transistors, with and without mechanical tensioning, were theoretically and experimentally studied. After X-ray irradiation on the devices, it was observed a large variation in some of their characteristics, such as an increase in the slope of 40mV/dec threshold in larger devices, due to the creation of positive charges in the oxides, both for the buried oxide as for the gate oxide. The charges generated in the buried oxide had great influence on the current conduction through the back interface (silicon / buried oxide), since the buried oxide is thicker (145nm), which in turn significantly affected many other parameters. The formation of positive charges in the buried oxide caused distinct variations in the threshold voltage on the second interface, depending on the channel type of the transistor. In the case of n-channel MOS transistors, it was observed an increase in parasitic conduction from the second interface, whereas for p-channel MOS devices the current was minimized - due to the effects of radiation - generating an improvement in performance of such devices (it is possible to observe a reduction of subthreshold slope of 60 to 80mV/dec in the case of larger devices).. However, as the gate oxide is thinner than the buried oxide, large variations caused by the generated charges were not observed. When compared to the literature, the total accumulated dose was very high, therefore, a new round of radiation were performed, in which the distance between the sample and beam, and the exposure rate were changed. Thus, it was possible to observe the same effect described above, but with a total accumulated dose about 50 times lower. In both cases, the bias was not used during the radiation exposure, normally used to reduce the recombination, thereby increasing the the radiation effect.