Neste trabalho foi implementado um amplificadorpara pequenos sinais e ambiente de 50 com largaura de faixa de 500 KHz a 1,5 GHz (11,5 oitavas) , baseando se em técnicas de circuitos discretos. Utilizando 2 MESFET';s de GaAs, redes de polarizaçãoindutivas e reais de casamento sem perdas o amplificador construído apresentou um gano médio se 27,5 dB com `ripple';de 1,5 dB e uma figura de ruídomenor que 2 dB para freqüência acima de 500 MHz e menor que 3 dBpara freqüências acima de 50 MHz. Os resultados experimentais obtidos demonstram a validade de procedimento utilizado para o projeto sendo conseguido um excelente desempenho em termos de ganho, largura de faixa e figura de ruído.

Justificadamente, o século XX poderia ser qualificado como o século da Eletrônica. Em 50 anos, os dispositivos eletrônicos revolucionaram a sociedade, incluindo desde os brinquedos eletrônicos e os eletrodomésticos, até os gigantescos supercomputadores usados em previsões climáticas. Toda esta revolução ocorreu à sombra de uma técnica para tornar os dispositivos menores e mais eficientes: esta técnica é conhecida como miniaturização ou top-down. No entanto, à medida que as dimensões dos dispositivos se aproximam das atômicas, parece que esta abordagem precisa ser substituída por uma nova: bottom-up. E é assim que acontece na Nanoeletrônica, da qual a Spintrônica pode ser considerada como uma sub-área. Nesta tese, estudamos teoricamente dois tipos de transistores spintrônicos: um bipolar e um a efeito de campo. Em linhas gerais, observamos que os dispositivos spintrônicos são melhores que os convencionais, mas sempre há um desafio associado (para assegurar este melhor desempenho). Paralela e conjuntamente à Spintrônica, diversos dispositivos têm sido propostos utilizando-se nanoestruturas semicondutoras. Em particular, com os pontos quânticos pode-se controlar o estado de um elétron individualmente, inclusive o seu spin, o que pode abrir caminho para a Computação Quântica ou para a Spintrônica de um único elétron. Nesta tese, estudamos pontos quânticos de GaN numa matriz de AlN, utilizando uma metodologia que aplica, de forma inédita, cálculos de primeiros princípios ao estudo destas nanoestruturas com célula unitária com uma quantidade de átomos da ordem de 10 milhões.

Esta dissertação discute o desenvolvimento de modelos analíticos e numéricos para as características elétricas de transistores de fios quânticos. Sendo assim, realizou-se um estudo implementando uma sequência de formalismos e ferramentas computacionais para solução auto-consistente das equações de Schrödinger e Poisson para poços e fios quânticos. Com a utilização deste método numérico pode-se determinar os auto-estados os níveis de energias e as densidades eletrônicas de portadores livres, dentre outros parâmetros relevantes para dispositivos de fio quântico. Adicionalmente, realizou-se um estudo analítico das heteroestruturas semicondutoras de interesse para a área de dispositivos de dimensionalidade reduzida. Este estudo levou a obtenção de resultados referentes ao desenvolvimento de modelos teóricos para as características elétricas de dispositivos baseados no mecanismo de tunelamento ressonante. Os resultados obtidos para a característica corrente-tensão (I-V) nas heteroestruturas investigadas foram contrastados satisfatoriamente com os encontrados na literatura. Este ferramental analítico foi então aplicado para computar o coeficiente de transmissão eletrônico de um diodo de fio quântico com tunelamento ressonante. / This dissertation discusses the development of analytical and numerical models for the electrical characteristics of quantum wire transistors. A study is carried out, implementing a sequence of formalisms and computational tools for the self-consistent solution of the equations of Schrödinger and Poisson in quantum wells and quantum wires. By using this numerical formulation it is possible to determine the eigenstates, energy levels and free-carrier electronic density, among other relevant parameters for quantum wire devices. In addition, we also conducted an analytical study concerning semiconductor heetrostrucures of interest for reduced dimensionality devices applications. This study led to results regarding the development of theoretical models for the electrical characteristics of devices based on the resonant tunneling mechanism. The results obtained for the current-voltage (I-V) characteristics in the investigated heterostructures were satisfactorily compared to those available at the published literature and this analytical tool was then used to compute the electronic transmission coefficient in a resonant tunneling quantum wire diode.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Este trabalho apresenta o estudo do efeito de Auto-Aquecimento (Self-Heating SH) em transistores Silicon-On-Insulator (SOI) com estrutura de canal gradual (GC SOI MOSFET). São apresentadas as características da tecnologia SOI e em especial as características do transistor GC-SOI MOSFET. Foi realizada uma análise do SH usando uma comparação de dispositivos SOI convencionais com GC SOI nMOSFET. Esta análise compara dispositivos com o mesmo comprimento de máscara do canal e dispositivos com o mesmo comprimento efetivo de canal. Simulações numéricas bidimensionais foram efetuadas nas duas análises considerando o aquecimento da rede cristalina. Os modelos e a constante térmica usados nestas simulações também foram apresentados. É demonstrado que os dispositivos GC com o mesmo comprimento de máscara do canal apresentam uma ocorrência similar de SH independentemente do comprimento da região menos dopada apesar de uma maior corrente de dreno. Por outro lado, para mesmo comprimento efetivo de canal o SH é menos pronunciado em transistores GC uma vez que o comprimento de máscara do canal é aumentado para compensar a diferença de corrente. Esta análise é realizada também variando-se a temperatura de 200K a 400K e resultados análogos foram observados apesar do efeito ser mais intenso em baixas temperaturas. / This work presents the study of Self-Heating (SH) effect in Graded-Channel Silicon-On-Insulator (GC SOI) nMOSFETs. The SOI technology characteristics are described with special attention to the GC SOI nMOSFET characteristics. A Self-Heating (SH) analysis was performed using conventional Silicon-On-Insulator (SOI) in comparison to Graded-Channel (GC) SOI nMOSFETs devices. The analysis was performed comparing devices with the same mask channel length and with the same effective channel length. Two-dimensional numerical simulations were performed considering the lattice heating in both cases. The models and the thermal conductive constant used in these simulations are also presented. It has been demonstrated that conventional and GC devices with the same mask channel length present similar occurrence of SH independently of the length of lightly doped region despite the larger drain current. On the other hand, for similar effective channel lengths, the SH is less pronounced in GC transistors as the mask channel length has to be increased in order to compensate the current difference. This analysis is also carried through varying it temperature of 200K to 400K and analogous results had been observed despite the effect being more intense in low temperatures.

Em decorrência da necessidade de se obter circuitos integrados (CIs) cada vez mais velozes e consequentemente dando sequência à lei de Moore, a redução das dimensões dos dispositivos se torna necessária, aumentando assim a capacidade de integração de transistores dentro de um CI, porém, ao passo que ocorre a miniaturização, aparecem efeitos parasitários que afetam o comportamento dos transistores. Sendo assim, torna-se necessária a utilização de novos dispositivos e o uso de diferentes materiais, para dar continuidade à evolução tecnológica. Com o avanço da tecnologia, as indústrias seguiram em dois caminhos diferentes, a tecnologia planar (exemplo: UTBB) e a tridimensional (exemplo: FinFET). Neste trabalho são abordadas estas duas diferentes geometrias. Foram analisados dispositivos UTBOX e UTBB (planares) e os nanofios de porta ômega (?-Gate NW), que tem estrutura tridimensional. O uso de dispositivos com baixa-potência e baixa-tensão tornaram-se ainda mais importante nos dias de hoje, com aplicações em áreas médicas, como aparelhos auditivos e marca passos, em relógios inteligentes, microsensores e etc. Quanto menor for a potência consumida, menor será o calor gerado, resultando em uma redução de custos com sistemas de refrigeração. Os circuitos que operam na região de sublimiar são utilizados em aplicações onde o consumo de energia é mais importante do que a performance, porém, ao trabalhar nessa região os transistores apresentam um alto ganho para pouca variação de tensão. Nos transistores UTBOX e UTBB SOI nMOSFETs foram analisados os parâmetros partindo-se da tensão de limiar em direção à região do transistor no estado desligado, analisando a influência da espessura da região ativa do silício, do comprimento do canal e da implantação do plano de terra nos seguintes parâmetros: tensão de limiar, inclinação de sublimiar, abaixamento da barreira induzido pelo dreno (DIBL), a fuga no dreno induzida pela porta (GIDL) e razão das correntes no estado ligado e desligado (ION/IOFF). A redução do comprimento de canal afeta todos os parâmetros, devido ao efeito de canal curto, que além de reduzir a tensão de limiar, quando o dispositivo opera com baixo VDS (tensão entre dreno (VD) e fonte (VS)), reduz ainda mais quando aplicado alto VDS (em saturação), aumentando o DIBL. Esse efeito foi observado para os dispositivos nanofios com porta ômega, nos três valores de largura de canal analisados. Com o VDS alto também ocorre mais fuga de corrente pela segunda interface para comprimentos de canal curto, o que reduz a razão ION/IOFF. Quanto mais fina é a espessura do canal, melhor é o acoplamento entre as interfaces, resultando em uma melhor inclinação de sublimiar (SS) tornando os valores próximos ao limite teórico de 60mV/dec à temperatura ambiente. Nos resultados experimentais foi possível observar, para os dispositivos UTBOX e UTBB, uma redução de SS de aproximadamente 20 mV/dec, com a redução de tsi. A espessura da região ativa do silício também influencia na distribuição do campo elétrico, sendo diretamente proporcional, ou seja, quanto mais espessa a camada de silício, maior será o campo elétrico. A implantação do plano de terra (GP) tem como um de seus objetivos reduzir as cargas de depleção que são formadas abaixo do óxido enterrado e assim melhorar o controle das cargas no canal pela tensão aplicada no substrato. Essas cargas de depleção aumentam a espessura efetiva do óxido enterrado e também influenciam as cargas dentro do canal, resultando em um maior potencial na segunda interface (canal/óxido enterrado), facilitando a condução no canal, ou seja, reduzindo o valor de VT. Com a presença do GP, o potencial na segunda interface é mais próximo de zero, o que reduz a condução por essa região. Com isso será necessária uma maior tensão para inverter o canal. Porém, o controle das cargas pela tensão aplicada na porta é maior. Os valores extraídos de VT sem GP foram de aproximadamente 0,25V e com GP aproximadamente 0,45V. O estudo feito nos transistores de estrutura de nanofio e porta ômega NMOS e PMOS foi baseado em três parâmetros: tensão de limiar, inclinação de sublimiar e DIBL, com diferentes comprimentos e larguras de canal, sendo possível observar a presença do efeito de canal curto ao analisar os três parâmetros para L a partir de 100nm. Os transistores com Wfin=220nm apresentaram um menor VT em relação aos demais, para explorar esse fato, foram feitas simulações numéricas dos transistores do tipo N com Wfin=220nm e L=100nm. Com as simulações iniciais, os transistores com Wfin=220nm apresentaram um valor da tensão de limiar bem próximo dos demais Wfin. Para explorar o porquê de os dispositivos experimentais apresentarem um deslocamento no VT, foi analisada a condução pela segunda interface, onde, com as simulações com cargas fixas na segunda interface, a curva IDSXVGS simulada ficou próxima da experimental, explicando a redução de VT para Wfin=220nm. Com as simulações com cargas fixas na primeira e segunda interfaces, foi possível notar uma imunidade na inclinação de sublimiar ao adicionar essas cargas, que ocorre devido à pequena altura da região ativa de silício (hfin=10nm) que promove um forte acoplamento entre as interfaces. A largura de canal afetou significativamente os valores de DIBL para Ls menores que 100nm, pois, como o campo elétrico é proporcional à área, os transistores com L pequeno e W grande sofrem forte influência desse campo, resultando em um aumento de VT quando em saturação. / Due to the need to obtain integrated circuits (IC) faster and to follow Moore\'s law, it is necessary to reduce the dimensions of the devices increasing the capacity of integration of transistors inside an IC, however, with the miniaturization appears parasitic effects that affect the behavior of the transistors. Therefore, it is necessary to use new devices and the use of different materials to continue the technological evolution. With the advancement of technology, the industries have followed in two different ways, the planar technology (example: UTBB) and the three-dimensional technology (example: FinFET). In this work, these two different geometries are discussed. UTBOX and UTBB (planar) devices and the ?-Gate NW, which has a three-dimensional structure, were analyzed. The use of low-power low-voltage devices has become even more important nowadays, with applications in medical areas such as hearing aids and pacemakers, in smart watches, microsensors, and so on. The lower the power consumed, the lower the heat generated, resulting in a reduction of costs with cooling systems. The circuits that operate in the subthreshold region are used in applications where power consumption is more important than performance, but when working in this region the transistors have a high gain for little voltage variation. In the UTBOX and UTBB SOI nMOSFETs transistors the parameters starting from the threshold voltage towards the region of the transistor in the off state were studied, analyzing the influence of the silicon active region thickness, the channel length and the ground plane implantation in the following parameters: threshold voltage, subthreshold swing, drain-induced barrier lowering (DIBL), gate-induced drain leakage (GIDL) and current ratio on over off (ION/IOFF). The channel length reduction affects all parameters due to the short channel effect, which in addition to reducing the threshold voltage when the device operates with low VDS (VD) and source (VS)), reduces even further when applied high VDS (in saturation), increasing the DIBL. This effect was observed for the nanowire devices with omega gate, in the three channel width analyzed. With high VDS, there is also more current leakage through the back interface for short channel lengths, which reduces the ION/IOFF ratio. The thinner the channel thickness, the better the coupling between the interfaces, resulting in a better SS, making the values close to the theoretical limit of 60mV/dec at room temperature. In the experimental results, it was possible to observe for the UTBOX and UTBB devices a SS reduction of approximately 20mV/dec, with tsi reduction. The thickness of the active region of the silicon also influences the distribution of the electric field, being directly proportional, that is, the thicker the silicon layer, the greater the electric field. The implementation of the ground plane (GP) has as one of its objectives to reduce the depletion charges that are formed below the buried oxide and thus improve the control of the charges in the channel by the voltage applied at the substrate. These depletion charges increase the effective thickness of the buried oxide and also influence the charges at the channel, resulting in a higher potential at the second interface (buried channel/oxide), facilitating the conduction in the channel, i.e., reducing the value of VT. And with the presence of GP, the potential in the second interface is closer to zero, which reduces the conduction by this region, and then, this will require a higher voltage to invert the channel. However, the charge control by the voltage applied at the gate is higher. Values extracted of VT without GP were approximately 0.25V and with GP approximately 0.45V. The study on the omega-gate nanowire transistors of N and P type was based on three parameters: threshold voltage, subthreshold swing and DIBL, with different channel lengths and widths, being possible to observe the presence of the short channel effect for the three analyzed parameters and L=100 and 40nm. The transistors with Wfin=220nm had a higher VT in relation to the others, suggesting the presence of the narrow channel effect, to explore this fact, numerical simulations of N type transistors with Wfin=220nm and L=100nm were done. With the initial simulations, the transistors with Wfin=220nm did not show a narrow channel effect, where the threshold voltage value is very close to the others Wfin. Another alternative that was explored was the conduction by the back interface, where, with the simulations with fixed charges in the back interface, the simulated IDSXVGS curve was close to the experimental one, explaining the reduction of VT for Wfin=220nm. With the simulations with fixed charges in the front and back interfaces it was possible to notice an immunity in the subthreshold swing when adding these charges, which occurs due to the small height of the silicon active region (hfin=10nm) that promotes a strong coupling between the interfaces. The channel width significantly affected the DIBL values for Ls smaller than 100nm since, the electric field is proportional to the area, and the transistors with small L and large W have strong influence of this field, resulting in an increase of VT when in saturation.

El objetivo del presente trabajo es analizar y comprobar el comportamiento de los ISFETs respecto a los MOSFETs. Para lograr lo anterior se utilizarán técnicas modernas de simulación y ensayos en laboratorio; de esta forma se podrá observar las similitudes y diferencias de comportamiento, y dependencias entre las variaciones tales como corriente de drenador respecto a variaciones del voltaje umbral. Además, esta comprobación se realizará considerando los valores de los parámetros de fabricación que ha generado el fabricante de los ISFETs y asumiendo valores intrínsecos de este dispositivo y siempre observando lo que sucede con los MOSFETs en situaciones similares. / Tesis

Neste trabalho foi analisado o comportamento de um transistor UTBOX FD SOI MOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo N, em sua aplicação como uma célula de memória 1T-DRAM, dando ênfase no estudo das polarizações e propostas de melhorias de desempenho para viabilizar sua aplicação como uma célula de memória. Dessa forma, foram analisados os efeitos das diferentes polarizações (de porta, de dreno e de substrato), bem como a influência da concentração de uma região de extensão de fonte e dreno menos dopada (LDD Lightly Doped Drain), nos principais parâmetros da referida memória. Assim, foram analisados alguns parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Por fim, foram propostas algumas melhorias de desempenho para o tempo de retenção. Foi observado que o aumento da temperatura facilita a escrita na memória diminuindo a mínima tensão no dreno (até 72% para temperatura de 25 a 300°C, ficando limitada a 0,8V) e o tempo necessários para a escrita (até 95%), porém reduz a margem de sensibilidade (até 90%) e o tempo de retenção (até 2 ordens de grandeza). Verificou-se também que, apesar da menor espessura do filme de silício e do óxido enterrado aumentar a tensão no dreno necessária para ativar o efeito BJT (efeito bipolar parasitário), um potencial positivo no substrato pode reduzir este requisito (61% para tensão de substrato variando de 0 V até 1,5 V). Além disso, foi visto que pode haver uma geração ou uma recombinação de portadores, dependendo da tensão na porta durante o repouso, degradando o bit \'0\' ou \'1\'. Já a otimização da polarização de substrato demonstrou ser limitada pelo compromisso de ser alta o suficiente para ativar o efeito de corpo flutuante durante a escrita, sem prejudicar a leitura do \'0\'. Os resultados também demonstraram que a margem de sensibilidade é menos dependente da tensão do substrato que o tempo de retenção, levando a este último parâmetro ser considerado mais crítico. Com relação à leitura, maiores tensões no dreno resultaram na presença do efeito BJT também neste estado, aumentando a margem de sensibilidade (60%) e diminuindo o tempo de retenção (66%) e o número de leituras possíveis sem atualização do dado (de mais de 30 para 22 leituras). No tópico da concentração das extensões de fonte e dreno, os dispositivos sem extensão de fonte e dreno apresentaram uma taxa de geração de lacunas menor (aproximadamente 12 ordens de grandeza), levando a um tempo de retenção muito maior (aproximadamente 3 ordens de grandeza) quando comparado ao dispositivo referência. Em seu estudo no escalamento, verificou-se uma diminuição no tempo de retenção para canais mais curtos (quase 2 ordens de grandeza), demonstrando ser um fator limitante para as futuras gerações das memórias 1T-DRAM. Apesar disso, quando comparados com os dispositivos convencionais com extensão de fonte e dreno (com extensão), seu tempo de retenção aumentou (quase 1 ordem de grandeza), permitindo a utilização de menores comprimentos de canal (30nm contra 50nm do dispositivo com extensão) e polarizações de substrato menores. Outra proposta de melhoria no tempo de retenção apresentada foi a utilização da polarização de substrato pulsada apenas durante a escrita do nível \'1\', o que resultou no aumento do tempo de retenção em 17%. Finalmente, estudou-se também a variação da banda proibida motivado pela utilização de novos materiais para o filme semicondutor. Observou-se que o aumento da banda proibida aumentou o tempo de retenção em até 5 ordens de grandeza, possibilitando retenções mais próximas das DRAMs convencionais atuais. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor), as a 1T-DRAM (Single Transistor Dynamic Random Access Memory) cell, focusing on the best biases and other proposals for enabling the 1T-DRAM applications. Therefore, it was analyzed the effects of different biases (gate, drain and substrate), as well as the influence of the concentration of a less doped source/drain extension region on the main parameters of this kind of memory. Thus, it was analyzed some of the main memory parameters such as the trigger drain voltage, the sense margin, the read window and the retention time, as well as the mechanisms operating in each state of the memory (writing, reading and holding). Finally, it were proposed some performance enhancements for the retention time of this kind of memory. It was observed that the increase in temperature facilitates the memory write decreasing the minimum drain bias and time required for writing, but reduces the sense margin. It was also verified that, despite the thinner silicon film and buried oxide increase the drain voltage required to activate the BJT effect (parasitic bipolar effect), a positive potential on the substrate may reduce this requirement (61% for back gate bias varying from 0 to 1,5V), being an alternative for solving the problem and allowing the use of smaller devices as a memory cell. Furthermore, it was seen that there can be a carriers generation or recombination, depending on the gate voltage during the holding state, degrading the bit \'0\' or \'1\'. Moreover, the optimization of substrate bias proved to be limited by enabling the writing state, without degrading the reading of \'0\'. The results also demonstrated the sense margin is less dependent on the substrate voltage than the retention time, therefore, the retention time was considered as a more critical parameter. With respect to the reading state, there was the presence of BJT effect also in this state, increasing the margin of sensitivity (60%) and reducing the retention time (66%) and the number of possible readings without updating the data (over 30 for 22 readings) in cases of higher drain bias. On the topic of the concentration of the source and drain extensions, the devices with source and drain extensions presented a generation rate lower (about 12 orders of magnitude), resulting in a retention time far longer than the reference one (about 3 orders of magnitude). About its downscaling, the retention time decreased for shorter channel lengths (almost 2 orders of magnitude), which is a limiting factor for 1T-DRAM future generations. Nevertheless, when it was compared to the conventional devices with source and drain extensions, theirs retention time increased (almost 1 order of magnitude), allowing the use of shorter channel lengths (30nm against 50nm of reference device) and lower back gate biases. Another proposal presented to improve the retention time was the pulsed back gate only during the writing \'1\' state, which resulted in an increase on the retention time by 17%. Finally, we also studied the band gap influence motivated by the use of new materials for the semiconductor film. It was observed that higher band gaps increase the retention time by up to 5 orders of magnitude, allowing a retention time closer to the current conventional DRAMs.

Neste trabalho, é apresentada uma metodologia de fabricação de transistores de filmes finos orgânicos. Foram fabricadas células solares de heterojunção de poli(3- hexiltiofeno) (P3HT) e [6,6]-fenil-C61-butirato de metila (PCBM) por apresentarem máxima conversão de potência (PCE) de cerca 5 %. Partindo de rendimentos de 10-6 até atingir 1,7 %, são mostradas as dificuldades no processamento de filmes orgânicos e na caracterização destes dispositivos. Destacam-se dentre outros, a importância da geometria dos eletrodos, da preparação da solução de blendas orgânicas e dos cuidados na utilização de substratos flexíveis (e.g. polietileno tereftalato PET). A estrutura empregada é composta por vidro, óxido de índio dopado com estanho (ITO), poli(3,4- etilenodioxitiofeno) complexado com poli(ácido estireno-sulfônico) (PEDOT:PSS), P3HT:PCBM, fluoreto de lítio (LiF) e alumínio. PET coberto por In2O3/Au/Ag em substituição ao vidro-ITO é utilizado devido à busca da indústria eletrônica por materiais alternativos de baixo custo. Estrutura semelhante é empregada para caracterização da mobilidade dos portadores de carga em filmes orgânicos. Técnicas tais como Time of Flight (ToF), Charge Extraction in Linearly Increasing Voltage (CELIV), além da interpretação de curvas estacionárias de densidade de corrente por tensão (JxV) foram empregadas para estudo de derivados de poli(para-fenileno vinileno) (PPV). Foram obtidas mobilidades de 10-810-6 cm2/Vs para modelos de corrente limitada por carga espacial (SCLC) com armadilhas rasas e profundas. Mobilidades de efeito de campo caracterizadas em TFTs bottom gate bottom contact com porta comum são pelo menos duas ordens de grandeza superiores às obtidas através das técnicas anteriormente citadas. Foram utilizados diversos substratos (e.g. silício monocristalino e vidro-ITO), dielétricos (e.g. oxinitreto de silício (SiOxNy) por PECVD e SiO2 térmico), tratamentos de superfície (e.g. vapor de hexametildissilazana HMDS), semicondutores (derivados de PPV, P3HT, pentaceno) e eletrodos (e.g. camada de aderência de titânio). Definiu-se assim uma metodologia de seleção de novos semicondutores orgânicos para a indústria eletrônica. / In this work, it is presented a methodology for organic thin-film transistor (OTFT) fabrication. Poly(3-hexylthyophene) (P3HT):[6,6]-phenyl-C61-butyric acidmethyl ester (PCBM) bulk heterojunction solar cells were studied for their maximum power conversion efficiency (PCE) around 5 %. Efficiencies evolution in time from 10-6 to 1.7 % show the difficulties involved in organic thin-film processing and device characterization. It is of remarkable importance the electrodes geometry, the organic blend solution preparation and the extra-care while processing on flexible substrates (e.g. polyethylene terephthalate PET). Devices are composed of indium tin oxide covered glass, poly(3,4-ethylenedioxythiophene) doped with poly(styrene sulfonic acid) (PEDOT:PSS), P3HT:PCBM active layer, lithium fluoride (LiF) and aluminum. PET covered with In2O3/Au/Ag substituting glass-ITO was employed due to the electronic industry research for low cost alternative materials. Similar structure is used for charge carrier mobility characterization. Techniques such as Time of Flight (ToF), Charge Extraction in Linearly Increasing Voltage (CELIV), and charge transport modeling of current density vs. voltage (JxV) stationary curves were applied on semiconductors like poly(para-phenylene vinylene) (PPV) derivatives. Mobilities around 10-810-6 cm2/Vs for space charge limited current (SCLC) with shallow and deep traps were obtained. Field effect mobilities characterized in bottom gate bottom contact TFTs with common gate are at least two orders higher than previous values. During this work, it was tested different substrates (e.g. monocrystalline silicon and glass-ITO), insulators (e.g. PECVD silicon oxynitride and thermal SiO2), surface treatments (e.g. hexamethyldisilazane vapor), semiconductors (PPV derivatives, P3HT, pentacene) and electrodes (e.g. titanium adhesion layer). It was defined that way a methodology of new semiconducting material selection for the electronic industry.

Os efeitos causados pela radiação de raios X em transistores MOS com canal n e p, de porta tripla, com e sem tensionamento mecânico foram estudados teórica e experimentalmente. Após a irradiação de raios X, com doses totais acumuladas de 150Mrad e 3Mrad, em 12 dispositivos diferentes, foi constatada uma grande variação em algumas de suas características, como por exemplo um aumento de 40mV/dec na inclinação de limiar nos dispositivos mais largos, devido a criação de cargas positivas nos óxidos, tanto no enterrado quanto de porta. As cargas geradas no óxido enterrado apresentaram grande influência na condução de corrente pela segunda interface (silício/óxido enterrado), uma vez que o óxido enterrado é espesso (145nm), que por sua vez afetou significativamente diversos outros parâmetros. A formação de cargas positivas no óxido enterrado causou variações distintas no valor da tensão de limiar referente à segunda interface, em função do canal do transistor. No caso dos transistores MOS com canal n, foi observado um aumento na condução parasitária proveniente da segunda interface, enquanto que nos dispositivos MOS com canal p essa corrente foi minimizada devido aos efeitos da radiação, gerando uma melhora do desempenho destes dispositivos (é possível observar uma redução da inclinação de sublimiar de 60 a 80mV/dec no caso dos dispositivos mais largos). Entretanto, como o óxido de porta é mais fino que o óxido enterrado, não foram observadas grandes variações causadas pelas cargas formadas no mesmo. Quando comparada com a literatura, a dose total acumulada foi muito alta, então foi realizada uma nova rodada de radiação em que a distância entre a amostra e o feixe e a taxa de exposição foram alterados. Com isso, foi possível observar o mesmo efeito descrito anteriormente, porém com uma dose total acumulada cerca de 50 vezes menor. Em ambos os casos a exposição foi realizada sem a presença de polarização nos dispositivos, usada normalmente para reduzir a recombinação de portadores aumentando assim o efeito da radiação. Para realizar a polarização dos dispositivos durante a exposição de radiação, é preciso que os dispositivos estejam encapsulados, porém a etapa de encapsulamento poderia danificar os dispositivos utilizados. / The effects caused by the X-ray radiation in n and p channel triple gate transistors, with and without mechanical tensioning, were theoretically and experimentally studied. After X-ray irradiation on the devices, it was observed a large variation in some of their characteristics, such as an increase in the slope of 40mV/dec threshold in larger devices, due to the creation of positive charges in the oxides, both for the buried oxide as for the gate oxide. The charges generated in the buried oxide had great influence on the current conduction through the back interface (silicon / buried oxide), since the buried oxide is thicker (145nm), which in turn significantly affected many other parameters. The formation of positive charges in the buried oxide caused distinct variations in the threshold voltage on the second interface, depending on the channel type of the transistor. In the case of n-channel MOS transistors, it was observed an increase in parasitic conduction from the second interface, whereas for p-channel MOS devices the current was minimized - due to the effects of radiation - generating an improvement in performance of such devices (it is possible to observe a reduction of subthreshold slope of 60 to 80mV/dec in the case of larger devices).. However, as the gate oxide is thinner than the buried oxide, large variations caused by the generated charges were not observed. When compared to the literature, the total accumulated dose was very high, therefore, a new round of radiation were performed, in which the distance between the sample and beam, and the exposure rate were changed. Thus, it was possible to observe the same effect described above, but with a total accumulated dose about 50 times lower. In both cases, the bias was not used during the radiation exposure, normally used to reduce the recombination, thereby increasing the the radiation effect.