Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados aspectos de regularidade, principalmente na camada de polisilício. A técnica de folding foi explorada em conjunto com a regularidade como possível metodologia de projeto voltada para a minimização dos efeitos da variabilidade de processo. Leiautes de portas lógicas complexas e básicas foram criadas utilizando tecnologia em 65nm. Os netlists dos leiautes extraídos foram simulados utilizando modelos que refletiam os efeitos da variabilidade sobre os parâmetros tecnológicos mais afetados pela variabilidade de processo. Os parâmetros selecionados para este experimento foram a largura (W) e comprimento (L) do canal do transistor, espessura do óxido de porta (Tox) e a mobilidade (μ0) das cargas. Os dados referentes ao pior caso envolvendo atraso e potência consumida de cada porta foram utilizados como métricas de comparação. Os resultados encontrados demonstram que a utilização da técnica de folding juntamente com aspectos de regularidade tornaram os experimentos menos sensíveis às variações do processos de manufatura de circuitos integrados. Essas reduções de sensibilidade chegaram em algumas situações à 33.22% para as portas básicas e de 28.96% para as portas complexas. A adição de folding e regularidade da camada de polisilício, trazem desvantagens significativas em área e potência consumida de cada porta. Pelos experimentos realizados é possível verificar aumento superior a 100% em área de algumas portas e de até 20.54% de aumento em potência. A união destas duas técnicas pode ser utilizada para tornar, por exemplo, o caminho crítico de um circuito integrado mais robusto quanto as variações de temporização e de potência. / This paper aims to explore for design techniques that allow the minimization of the effects of process variability on the electrical behavior of integrated circuits. To this work were discussed aspects of regularity, especially in poly-silicon layer. The technique of it folding was explored in conjunction with the regularity as possible design methodology aimed to minimizing the effects of process variability. Complex and basic layouts logic gates were built using 65nm technology. The it netlists extracted from layouts of the gates were simulated using models that reflected the effects of variability on the main technological parameters such as W, L, Tx, mu0 of the charges. The worst delay of each port and power consumption parameters were used for comparison in this work. The results show that using the it folding with regularity aspects of the experiments turns the layout gates less sensitive to process variations. These sensitivity reductions reached in some situations to 33.22 % for the basic gates and 28.96 % for the complex gates created. This techniques brings significant disadvantages in size and power consumption. For the experiments you can check increase of over 100% in area and up than 20,54% increase in power. These techniques should be used with discretion, especially on projects where there are area or consumption restrictions.

elementares da eletrônica orgânica, vêm sendo desenvolvidos e integrados para realização de dispositivos eletrônicos de baixo custo, alto volume e flexíveis. Nesta tese foi proposta uma tecnologia para a construção de OFETs sobre substrato flexível e a caracterização destes dispositivos foi feita. Transistores com diferentes comprimentos de canal (L= 5, 10, 20 e 40 μm) foram construídos e avaliados. As características e configuração do poli (álcool vinílico) (PVA) como dielétrico de porta foram definidas através da otimização da reticulação, grau de hidrólise e peso molecular. O PVA utilizado como dielétrico de porta foi de alto peso molecular, hidrolização incompleta e reticulado com dicromato de amônia. O desafio de compatibilização entre os filmes de PVA e poli (3-hexiltiofeno) (P3HT) com diferentes polaridades foi superado e abriu caminho para construção de OFETs e capacitores, estes últimos usados para extrair a capacitância por unidade de área do conjunto PVA-P3HT. Os processos desenvolvidos de fotolitografia e de oxidação por plasma de oxigênio possibilitaram a construção de transistores flexíveis inéditos de Ni-P3HT-PVA-Al com uma arquitetura top-gate, bottom-contacts. Os transistores apresentaram boas características de saída, baixa tensão de operação (< |-6 V|), boa mobilidade (0,015 cm2/V*s) e razões ION/IOFF aceitáveis (~300). A resistência de contato e mobilidade efetiva foram obtidas através do método de linhas de transmissão. Uma boa estabilidade temporal foi atingida, porém ocorreram instabilidades na operação quando os transistores foram testados. A corrente do transistor não se manteve estável, primeiramente aumentou e depois diminuiu com a realização de sucessivas medidas. As razões deste comportamento foram discutidas. Inversores foram demonstrados e caracterizados. O aperfeiçoamento da tecnologia desenvolvida possibilitará a construção de circuitos orgânicos analógicos e digitais para aplicações cotidianas que demandem baixo custo e alto volume. / Organic field effect transistors (OFETs), the elementary components of organic electronics, are constantly developed and integrated to realize low cost, high volume, flexible electronic devices. In this thesis a technology for creating OFETs on flexible substrates is proposed and their characterization is performed. Flexible transistors with different channel lengths (L= 5, 10, 20 and 40 μm) were built and evaluated. The characteristics and configurations of the poly (vinyl alcohol) (PVA) as gate dielectric were defined through the optimization of crosslinking, the degree of hydrolysis and the molecular weight. The chosen PVA is cross-linked with ammonium dichromate, has a high molecular weight and incomplete hydrolization. The challenge of integrating polymers of different polarities: PVA and poly (3-hexyl thiophene) (P3HT), the chosen organic semiconductor, was overcome and opened a path to the construction of OFETs and capacitors. From the later capacitance per unit area was extracted. The developed processes of photolithography and oxygen plasma etching allowed the construction of unprecedented Ni-P3HT-PVA-Al flexible top-gate, bottomcontacts transistors. The transistors showed good output characteristics, low operation voltages (< |-6 V|), acceptable carrier mobilities (0,015 cm2/V*s) and ION/IOFF fractions (~300). Contact resistance and effective mobility were extracted through transmission line method. The transistors showed great temporal stability, but when operated instabilities occurred. The transistor output current first increased and later degraded with successive testing. Organic PMIS inverters were demonstrated and characterized. The optimization of this technology may lead to construction of flexible logic organic devices for everyday applications.

Tese (Doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-18T15:56:35Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T02:26:17Z : No. of bitstreams: 1 147226.pdf: 19168271 bytes, checksum: a5fa88152eb3fba56f271c59bef34e82 (MD5)

Existe um consenso de que os transistores CMOS irão em breve ultrapassar a barreira nanométrica, permitindo a inclusão de um enorme número desses componentes em uma simples pastilha de silício, mais ainda do que a grande densidade de integração vista atualmente. Entretanto, também tem sido afirmado que este desenvolvimento da tecnologia trará juntamente conseqüências indesejáveis em termos de confiabilidade. Neste trabalho, três aspectos da evolução tecnológica serão enfatizados: redução do tamanho dos transistores, aumento da freqüência de relógio e variabilidade de componentes analógicos. O primeiro aspecto diz respeito à ocorrência de Single Event Upsets (SEU), uma vez que a carga armazenada nos nós dos circuitos é cada vez menor, tornando o circuito mais suscetível a esses tipos de eventos, principalmente devido à incidência de radiação. O segundo aspecto é também relacionado ao choque de partículas radioativas no circuito. Neste caso, dado que o período de relógio tem se tornado menor, os Single Event Transients (SET) podem ser capturados por um latch, e interpretado como uma inversão de estado em um determinado bit. Finalmente, o terceiro aspecto lida com a variabilidade de componentes analógicos, a qual tende a aumentar a distância entre o projeto e o teste analógico e o digital. Pensando nesses três problemas, foram propostas três diferentes soluções para lidar com eles. Para o problema do SEU, um novo paradigma foi proposto: ao invés do uso de redundância de hardware ou software, um esquema de redundância de sinal foi proposto através de uso de sinais modulados em sigma-delta. No caso do SET, foi proposta uma solução para o esquema de Triple Modular Redundancy (TMR), onde o votador digital é substituído por um analógico, reduzindo assim as chances de ocorrência de SET. Para concluir, para a variabilidade de componentes analógicos, foi proposto um filtro de sinal misto no qual os componentes analógicos críticos são substituídos por partes digitais, permitindo um esquema de teste completamente digital, uma fácil substituição de partes defeituosas e um aumento de produtividade. / It has been a consensus that CMOS transistor gate length will soon overcome the nanometric barrier, allowing the inclusion of a huge number of these devices on a single die, even more than the enormous integration density shown these days. Nevertheless, it has also been claimed that this technology development will bring undesirable consequences as well, for what regards reliability. In this work, three aspects of technology evolution will be emphasized: transistor size shrinking, clock frequency increase and analog components variability. The first aspect concerns the occurrence of Single Event Upsets (SEU), since the charge stored in the circuit nodes becomes ever smaller, making the circuit more susceptible to this kind of events, mainly due to radiation incidence. The second aspect is also related to the hit of radiation particles in the circuit. In this case, since clock period becomes smaller, Single Event Transients (SET) may cross the entire circuit and can possibly be latched and interpreted as a state inversion of a certain bit. Finally, the third aspect deals with the analog components variability, which tends to increase the gap between the analog and digital design and test. Thinking about these three problems, we have proposed three different solutions to deal with them. To the SEU problem, a new paradigm has been proposed: instead of hardware or software redundancy, a signal redundancy approach has been proposed through the use of sigma-delta modulated signals. In the SET case, we have proposed a solution for the Triple Modular Redundancy (TMR) approach, where the digital voter is substituted by an analog one, thus reducing the chances of SET occurrence. To conclude, for the analog components variability, we have proposed a mixed-signal filter solution where critical analog components are substituted by digital parts, allowing a complete digital test approach, an easy faulty parts replacement and yield increase.

Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório de Microeletrônica (LμE) do Instituto de Física da UFRGS. Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do pacote de software ISE-TCAD, o processo e os dispositivos foram simulados. Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível 3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha nas regiões fonte/dreno do transistor PMOS. Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos micro-estruturados. / An analog-to-digital converter chip was fabricated with a new developed poly-Si gate 5μm p-well CMOS technology in the Laboratory of Microelectronics of Instituto de Física, Universidade Federal do Rio Grande do Sul. New equipments were purchased or built for the development of this technology. Test structures like p-type and n-type Poly-Si/SiO2/Si MOS capacitors, PMOS and NMOS transistors, inverter and output buffer were included in the chip design. The set of 8 chromium lithography masks was ordered from DuPont, USA. After processing the chip, electrical measurements of the test structures, and circuit modules were performed. The ISE_TCAD simulation software was used for technology adjustment. These simulations were used to obtain data like effective channel length, junction depth, and also to determine the critical steps of the technological process. Measurements in test wafers during processing, DC electrical measurements of the fabricated PMOS and NMOS transistors and Agilent ADS (Advanced Design System) software were used during the design parameters extraction, applying the SPICE level 3 model. The analysis of the collected data permitted the technology list verification and pointed two main problems: very high boron concentration in the well and high sheet resistance of source/drain regions of PMOS transistors. The main result of this work was the integration between the ISE_TCAD simulation tool and the installed set of equipments in the clean room of the Laboratory of Microelectronics, giving the necessary infrastructure for new technologies and microdevices developments.

Foi estudado o comportamento do As (dopante tipo n) em dois tipos diferentes de substratos de Si: bulk e SIMOX (Separation by IMplanted OXygen). Ambos os substratos receberam uma implantação de 5x1014 cm-2 de As+ com energia de 20 keV. Após as implantações, as amostras foram recozidas por um dos dois processos a seguir: recozimento rápido (RTA, Rapid Thermal Annealing) ou convencional (FA, Furnace Annealing). A caracterização física e elétrica foi feita através do uso de diversas técnicas: SIMS (Secondary Ion Mass Spectrometry), RBS (Rutherford Backscattering Spectrometry), MEIS (Medium Energy Ion Scattering), medidas de resistência de folha, medidas Hall e medidas de perfil de portadores por oxidação anódica. Na comparação entre os substratos SIMOX e Si bulk, os resultados indicaram que o SIMOX se mostrou superior ao Si bulk em todos os aspectos, ou seja, menor concentração de defeitos e menor perda de dopantes para a atmosfera após os recozimentos, maior concentração de portadores e menor resistência de folha. A substitucionalidade do As foi maior no SIMOX após RTA, mas semelhante nos dois substratos após FA. Na comparação entre RTA e FA, o primeiro método se mostrou mais eficiente em todos os aspectos mencionados acima. As explicações para o comportamento observado foram atribuídas à presença de maior concentração de vacâncias no SIMOX do que no Si bulk e à interação destas vacâncias com os dopantes.

Este trabalho tem como objetivo estudar transistores estado da arte desenvolvidos no imec, Bélgica, e dessa forma, contribuir para a evolução tecnológica do Brasil. Tratam-se de transistores sem extensão de fonte e dreno (SemExt), analisados sob diferentes aspectos. São estudados transistores SOI (Silicon-On-Insulator) de múltiplas portas (MuGFETs) e SOI planares de camada de silício e óxido enterrado ultrafinos (UTBB). Diversos comprimentos de óxido espaçador são comparados a fim de se determinar o melhor comportamento elétrico, baseado nas características digital e analógica desses transistores. A caracterização elétrica dos transistores é realizada com base em medidas experimentais estáticas e dinâmicas e o uso de simulações numéricas complementa a análise dos resultados. Os MuGFETs de porta tripla são caracterizados em função dos principais parâmetros digitais e analógicos, onde os transistores sem extensão de fonte e dreno (F/D) apresentam desempenho elétrico superior aos com extensão na maior parte das análises. Como exemplo, obteve-se experimentalmente que a inclinação de sublimiar do dispositivo sem extensão reduziu até 75 mV/dec, quando comparado com o valor do transistor de referência de 545 mV/dec para o comprimento efetivo de canal, Leff=50 nm. Apesar do transistor sem extensão apresentar menor transcondutância (gm), a razão das correntes no estado ligado (Ion) e desligado (Ioff) é até 3 vezes maior que nos dispositivos de referência. O ganho intrínseco de tensão (AV), por sua vez, é capaz de aumentar até 9 dB em relação ao dispositivo com sobreposição de porta, graças ao melhor desempenho da eficiência do transistor (gm/IDS) assim como da tensão Early (VEA). Da mesma forma, os SOI UTBB apresentam melhores resultados quando as regiões de extensão de fonte e dreno são suprimidas da estrutura. Neste caso, o comprimento efetivo de canal torna-se modulável com a tensão de porta, ou seja, para cada valor de tensão na porta, haverá um valor diferente de Leff, e esta é a principal razão para a melhoria do transistor. Além disso, os dispositivos sem extensão são mais imunes ao campo elétrico horizontal do dreno, o que diminui a influência deste campo sobre as cargas do canal. Como resultado, transistores com maiores comprimentos de regiões sem extensões de F/D apresentam melhores resultados como, por exemplo, a razão Ion/Ioff é três vezes maior que aqueles observados nos transistores de referência e o ganho intrínseco de tensão é 60% maior. Os SOI UTBB são submetidos a duas outras análises. A primeira focada no estudo de ruído de baixa frequência. Neste estudo, duas espessuras de camada de silício (tSi) do SOI UTBB são comparadas. Nota-se que quanto mais fina a espessura tSi, maior é a influência de uma interface sobre a outra. Logo, o ruído presente em uma interface afeta a outra e vice-versa. Devido ao elevado acoplamento entre a 1ª e 2ª interfaces, cargas alocadas em diferentes posições nos filmes de óxido e silício podem contribuir para o ruído gerado em ambas as interfaces. Os transistores sem extensão também são analisados em função do dielétrico de porta, onde dispositivos com dióxido de silício são comparados aos transistores com dielétrico de alto valor (alto K), que fornecem, como esperado, maior nível de ruído devido a maior densidade de armadilhas na interface desses óxidos (cerca de duas ordens de grandeza maior que a do SiO2). O segundo estudo refere-se a análise do distúrbio em células de memória de corpo flutuante (FBRAM). Os transistores SOI UTBB são aplicados como memória e através da mudança nas polarizações de repouso foi possível induzir o efeito de distúrbio nos dados armazenados. Dessa forma, uma janela de operação onde a perturbação no dado é parcial foi estimada. Com isso, a condição de escrita do bit 0 pôde ser otimizada fora da região de distúrbio total, sem prejudicar o tempo de retenção e a janela de leitura da memória. Com base nas análises realizadas, foi constatado que os transistores sem extensão respondem melhor à questão do escalamento, sendo menos susceptíveis aos efeitos de canal curto. São indicados para operarem em circuitos de baixa tensão e baixa potência, onde não haja necessidade de alta velocidade de chaveamento. Além do mais, eles são mais indicados para operarem como memória FBRAM por serem menos dependentes dos efeitos da corrente de GIDL (Gate Induced Drain Leakage). E, uma vez que foram otimizados para aplicações de memória, a possibilidade de usar dielétricos de porta formados por óxido de silício, resulta em um melhor desempenho em termos de ruído de baixa frequência. / This work aims to study the state-of-the-art transistors, developed at imec, Belgium, in order to contribute to the Brazilian technological evolution. These are the source/drain extensionless transistors (SemExt), which are analyzed under different aspects. Multiple gate (MuGFETs) SOI (Silicon-On-Insulator) transistors are studied as well as the planar SOI ones with ultrathin body and BOX thicknesses (UTBB). Several spacer lengths are analyzed in order to determine the better electrical behavior, based on the transistor digital and analog features. The transistor electrical characterization is based on experimental static and dynamic measurements and the use of numerical simulations complements the analysis of the results. The triple gate MuGFET are characterized as a function of the main digital and analog parameters, where the source/drain (S/D) extensionless devices show superior electrical behavior compared to the conventional devices with S/D extensions in the most part of the analysis. As an example, the subthreshold slope of the extensionless transistors reduced, experimentally, up to 75 mV/dec, compared to the reference ones for the effective channel length of Leff=50 nm. Despite the extensionless transistors present the smaller transconductance (gm), the ratio between the on-current (Ion) and the off-current (Ioff) is three times higher than in the reference devices. On the other side, the intrinsic voltage gain (AV) increases up to 9 dB compared to the overlapped devices thanks to the better performance of the transistor efficiency (gm/IDS) as well as the Early voltage (VEA). Similarly, SOI UTBB presents better results when the source/drain extensions are eliminated from the structure. In this case, the effective channel length is modulated by the gate bias, which means that for each gate voltage drop there will be a different Leff, that is the main reason to improve the transistor characteristics. Moreover, the extensionless devices are more immune to the drain horizontal electric field, what decreases its influence on the channel charges. As a result, transistors with longer source/drain extensionless regions present better results, such as the Ion/Ioff ratio three times higher than the reference devices and about 60% of improvement in the intrinsic voltage gain. SOI UTBBs are submitted to two other analyses. The first one is focused on the low frequency noise study. In this case, two silicon film thicknesses (tSi) are compared. It is observed that the thinner the thickness, the greater the influence from one interface to the other. Consequently, the noise presented in one interface affects the other and vice-versa. Due to the higher coupling between the front and back interfaces, the charges which are allocated in different positions in the oxide and silicon films can contribute to the generated noise in both interfaces. The extensionless transistors are also analyzed as a function of the gate dielectric, where the devices with silicon dioxide are compared to the ones with high dielectric constant (high K) material, which present, as expected, higher noise level due to the elevated trap density (about two orders of magnitude higher than the SiO2). The second study refers to the analysis of the floating body memory (FBRAM) disturb. SOI UTBB transistors are applied as memory and by changing the holding bias condition it was possible to induce the disturb effect in the storage data. In this way, a window of operation where the disturb is partial was estimated. Based on that, the writing 0 condition was optimized out of the region of total disturb, with no loss in the retention time and in the memory read window. Based on the performed analyzes it was observed that extensionless transistors are more scalable, being less susceptible to the short channel effects. They are properly indicated to be applied in low-power and low-voltage circuits, where there are no requirements for fast switching. Moreover, they behave better applied as FBRAM since they are less dependent to the GIDL (Gate Induced Drain Leakage) current. And, since they were optimized to memory applications, the possibility to use silicon dioxide dielectric results in a better behavior in terms of low frequency noise.

Submitted by MAIZA DA SILVA OZÓRIO null (ozoriounesp@gmail.com) on 2018-02-26T15:23:33Z No. of bitstreams: 1 dissertação_maiza_versão_final_corrigida.pdf: 3955466 bytes, checksum: 08f98a38963076999f04ee08c2e89954 (MD5) / Approved for entry into archive by Claudia Adriana Spindola null (claudia@fct.unesp.br) on 2018-02-26T16:14:51Z (GMT) No. of bitstreams: 1 ozorio_ms_me_prud.pdf: 3955466 bytes, checksum: 08f98a38963076999f04ee08c2e89954 (MD5) / Made available in DSpace on 2018-02-26T16:14:51Z (GMT). No. of bitstreams: 1 ozorio_ms_me_prud.pdf: 3955466 bytes, checksum: 08f98a38963076999f04ee08c2e89954 (MD5) Previous issue date: 2016-06-28 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Um dos atuais desafios da eletrônica orgânica é a obtenção de semicondutores com alta mobilidade que forme filmes com boa morfologia quando depositado/impresso por solução, resultando em boa uniformidade e reprodutibilidade dos dispositivos. O poli(3- hexiltiofeno) (P3HT) e o 6,13-(triisopropilsililetinil)pentaceno (TP) estão entre os semicondutores orgânicos mais utilizados. O TP tem como característica a formação de estruturas cristalinas, e desse modo, apresenta mobilidade muito maior que o P3HT, no entanto é difícil de obter filmes com boa morfologia e resultados reprodutíveis. Visando um material semicondutor que apresente mobilidade significativamente melhor que a do P3HT e uma morfologia melhor que a do TP, estudou-se compósitos a partir da mistura destes materiais (P3HT:TP) para aplicação em transistores orgânicos de efeito de campo (OFETs), utilizando óxido de alumínio anodizado (Al2O3) tratado com HMDS como dielétrico de gate. Para análise da morfologia dos compósitos semicondutores de P3HT:TP usou-se microscopia eletrônica de varredura (MEV), microscopia de força atômica (AFM) e microscopia óptica (MO). Análise óptica foi feita através de medidas de fotoluminescência (PL) e de tempo de decaimento por fotoluminescência. Espectroscopia Raman e FTIR foram utilizadas para análises estruturais. No modo transistor a caracterização foi feita através de curvas de saída e transferência. Através das caracterizações elétricas determinou-se os parâmetros do semicondutor, tais como, mobilidade, voltagem limiar de chaveamento e razão entre o estado ligado e desligado. A morfologia da blenda semicondutora apresentou características específicas de cada material, ressaltando a formação de aglomerados. Observou-se diferenças bastantes consideráveis na morfologia do compósito em função da variação do solvente e da cinética de deposição dos filmes. Imagens de MEV mostram regiões cristalinas do TP dispersas na matriz polimérica do P3HT, onde o tamanho, forma e distribuição dos cristalitos dependem do tratamento dado à superfície do isolante. O aumento da concentração de TP dificulta a formação de compósitos com boas características. A melhor mobilidade foi obtida com o compósito 50P3HT:50TP, apresentando valores na ordem de 10- 3 cm2V -1 s -1 . / One of the current challenges of organic electronics is the development of semiconductors with high mobility to form films with good morphology when deposited/printed by solution, resulting in good uniformity and reproducibility of the devices. The poly (3-hexylthiophene) (P3HT) and 6,13-(triisopropilsililetinil)pentacene (TP) are among the most widely used organic semiconductors. The TP films are constituted by crystalline lamellar structures, and thus has greater mobility than the P3HT, however, it is difficult handling it to obtain films with good morphology and reproducible results. Targeting a semiconductor material with significantly better mobility than that of P3HT and better morphology than that of TP, we studied composites of these materials (P3HT: TP) for using in organic field effect transistors (OFETs). The transistor was prepared depositing the solution of the semiconductor composite, by spin coating, on the aluminium oxide, obtained by anodization and treated with HMDS, followed by the thermal evaporation of gold on the top, to form the drain and source electrodes. For analysis of the morphology of the composites semiconductors (P3HT: TP) was used scanning electron microscopy (SEM), atomic force microscopy (AFM) and optical microscopy (OM). Optical analysis was performed using photoluminescence (PL) measurements and decay time by photoluminescence. FTIR and Raman spectroscopy were used to structural analysis. In mode transistor, characterization was performed using output and transfer curves. Through the electrical characterizations determined the semiconductor parameters such as mobility, threshold-switching voltage and the ratio between the current in “on” and “off” states. The morphology of the semiconductor composite presented specific characteristics of each material, emphasizing the formation of agglomerates. It has been observed quite considerable differences in the morphology of the composite depending on the solvent and the variation of the film deposition kinetics. SEM images show crystalline regions TP dispersed in the polymeric matrix of P3HT, where the shape, size and distribution of crystallites depend on the treatment of the surface of the dielectric. The increase in TP concentration hinders the formation of composites with good characteristics. The best mobility was obtained with the composite 50P3HT: 50TP, with values in the order of 10- 3 cm2V -1 s -1 .

Este trabalho tem por objetivo principal avaliar a influência da temperatura de junção nas perdas de potência de um módulo IGBT (Insulated Gate Bipolar Transistor), monitorando a temperatura através de medida direta, empregando sensores a fibra ótica. O monitoramento direto da temperatura é realizado por meio de sensores óticos baseados em rede de Bragg instalados no interior do módulo, posicionados sobre a pastilha semicondutora que forma o IGBT. Para que as análises experimentais possam ser realizadas sob condições de temperatura controlada, foi desenvolvido um sistema de controle de temperatura digital com base em um módulo termoelétrico de efeito Peltier, que permite regular a temperatura com um erro percentual de 0,1%, numa faixa de valores que podem variar de -16 °C a 150 °C. O acionamento do módulo IGBT é realizado através de um circuito de teste capaz de variar os parâmetros elétricos do dispositivo, como largura do pulso, tensão e corrente de carga. As formas de onda que descrevem o comportamento do IGBT são obtidas por meio de um osciloscópio digital, o que proporciona a verificação do desempenho do dispositivo durante os processos de comutação e condução de corrente elétrica. O acionamento do IGBT sob temperaturas controladas permite verificar as faixas de temperatura que apresentam influência significativa nas perdas do dispositivo. O emprego do sensor ótico proporciona identificar o aquecimento gerado na junção do dispositivo em função das perdas. A medição da temperatura de forma direta também contribui para o desenvolvimento de uma técnica simples e de boa precisão para obtenção dos parâmetros térmicos da estrutura do IGBT. Os parâmetros obtidos serviram de base para elaboração de um modelo térmico preciso, que permite simular fielmente o comportamento térmico do dispositivo, onde o erro percentual máximo é de aproximadamente 0,3%. A utilização do modelo facilita a análise de pequenas variações de temperatura, inferiores à 0,01 °C, onde a medição através do sensor torna-se complicada. A associação dos resultados da análise de influência da temperatura no desempenho do IGBT, com o monitoramento e simulação do aquecimento gerado durante a operação do dispositivo pode contribuir, de fato, para o desenvolvimento semicondutores de potência mais eficientes. / This study aims to evaluate the temperature influence on power losses of an IGBT module (Insulated Gate Bipolar Transistor), monitoring the temperature through direct measurement, using optical sensors. The direct monitoring of temperature is accomplished by means of optical sensors based on fiber Bragg grating installed inside the module, positioned on the semiconductor wafer, which forms the IGBT structure. For the experimental analysis to be performed under controlled temperature conditions, a digital temperature control system based on a Peltier effect thermoelectric module was developed, which can regulate the temperature in a range between -16 °C to 150 °C, with an percentage error of 0.1%. The drive of the IGBT module is done by a test circuit that can vary the device electrical parameters, such as pulse width, voltage and load current. A digital oscilloscope, providing verification of device performance during the switching and conduction of electrical current, obtains the waveforms that describe the IGBT behavior. The drive of the IGBT under controlled temperature allows checking the temperature ranges that have significant influence on the device power losses. The use of optical sensor provided to identify the heat generated on the device junction due to the power losses. The direct measurement of junction temperature also contributed to the development of a simple technique with great precision to obtain the thermal parameters of the IGBT structure. The parameters obtained were the basis for developing a precise thermal model that faithfully simulates the device thermal behavior, where the maximum percentage error is 0.3%, approximately. The model facilitates the analysis of small variations in temperature, lower than 0.01 °C, where measurement by the sensor becomes more complicated. The association of the temperature influence analysis on the IGBT performance with monitoring and simulation of generated heat on the structure during device operation, can contribute to the research on design of novel power semiconductor devices.

Este trabalho tem por objetivo principal avaliar a influência da temperatura de junção nas perdas de potência de um módulo IGBT (Insulated Gate Bipolar Transistor), monitorando a temperatura através de medida direta, empregando sensores a fibra ótica. O monitoramento direto da temperatura é realizado por meio de sensores óticos baseados em rede de Bragg instalados no interior do módulo, posicionados sobre a pastilha semicondutora que forma o IGBT. Para que as análises experimentais possam ser realizadas sob condições de temperatura controlada, foi desenvolvido um sistema de controle de temperatura digital com base em um módulo termoelétrico de efeito Peltier, que permite regular a temperatura com um erro percentual de 0,1%, numa faixa de valores que podem variar de -16 °C a 150 °C. O acionamento do módulo IGBT é realizado através de um circuito de teste capaz de variar os parâmetros elétricos do dispositivo, como largura do pulso, tensão e corrente de carga. As formas de onda que descrevem o comportamento do IGBT são obtidas por meio de um osciloscópio digital, o que proporciona a verificação do desempenho do dispositivo durante os processos de comutação e condução de corrente elétrica. O acionamento do IGBT sob temperaturas controladas permite verificar as faixas de temperatura que apresentam influência significativa nas perdas do dispositivo. O emprego do sensor ótico proporciona identificar o aquecimento gerado na junção do dispositivo em função das perdas. A medição da temperatura de forma direta também contribui para o desenvolvimento de uma técnica simples e de boa precisão para obtenção dos parâmetros térmicos da estrutura do IGBT. Os parâmetros obtidos serviram de base para elaboração de um modelo térmico preciso, que permite simular fielmente o comportamento térmico do dispositivo, onde o erro percentual máximo é de aproximadamente 0,3%. A utilização do modelo facilita a análise de pequenas variações de temperatura, inferiores à 0,01 °C, onde a medição através do sensor torna-se complicada. A associação dos resultados da análise de influência da temperatura no desempenho do IGBT, com o monitoramento e simulação do aquecimento gerado durante a operação do dispositivo pode contribuir, de fato, para o desenvolvimento semicondutores de potência mais eficientes. / This study aims to evaluate the temperature influence on power losses of an IGBT module (Insulated Gate Bipolar Transistor), monitoring the temperature through direct measurement, using optical sensors. The direct monitoring of temperature is accomplished by means of optical sensors based on fiber Bragg grating installed inside the module, positioned on the semiconductor wafer, which forms the IGBT structure. For the experimental analysis to be performed under controlled temperature conditions, a digital temperature control system based on a Peltier effect thermoelectric module was developed, which can regulate the temperature in a range between -16 °C to 150 °C, with an percentage error of 0.1%. The drive of the IGBT module is done by a test circuit that can vary the device electrical parameters, such as pulse width, voltage and load current. A digital oscilloscope, providing verification of device performance during the switching and conduction of electrical current, obtains the waveforms that describe the IGBT behavior. The drive of the IGBT under controlled temperature allows checking the temperature ranges that have significant influence on the device power losses. The use of optical sensor provided to identify the heat generated on the device junction due to the power losses. The direct measurement of junction temperature also contributed to the development of a simple technique with great precision to obtain the thermal parameters of the IGBT structure. The parameters obtained were the basis for developing a precise thermal model that faithfully simulates the device thermal behavior, where the maximum percentage error is 0.3%, approximately. The model facilitates the analysis of small variations in temperature, lower than 0.01 °C, where measurement by the sensor becomes more complicated. The association of the temperature influence analysis on the IGBT performance with monitoring and simulation of generated heat on the structure during device operation, can contribute to the research on design of novel power semiconductor devices.