[pt] Neste trabalho é realizado um estudo sobre os transistores HEMT. A partir da geometria do dispositivo, espessuras e densidades de dopagem das camadas que compõem a heterojunção, são obtidas expressões analíticas para a característica IXV do componente bem como para o circuito equivalente de pequenos sinais na faixa de microondas. Posteriormente, os principais efeitos ópticos que ocorrem nos HETM´s são discutidos. O objetivo é determinar o comportamento do dispositivo quando este é iluminado com energia óptica. Ênfase especial é dada aos efeitos fotocondutivo e fotovoltaico. Finalmente, duas aplicações práticas explorando os mecanismos citados acima são apresentadas: sintonia óptica de um oscilador de microondas operando em 2 Ghz e controle óptico do ganho de um amplificador de microondas. / [en] In this work a study about HETMs transistors is carried out. Given the geometry of the device, thickness and doping densities of the layers that form the heterojunction, analytical expressions for the component´s IXV characteristics as well as for the small-signal microwave equivalent circuit are obtained. Later, the major photoffects that occur in HETM´s are discussed. The goal is to determine the behaviour of the device under optical illumination. Special emphasis is given for the photovoltaic and photoconductive effects. Finally, two pratical applications exploring the mechanisms cited above are presented: optical tuning of a 2 Ghz HETM oscillator and optical control of gain of a microwave HEMT amplifier.

Orientador : Jacobus Wilibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-18T10:05:20Z (GMT). No. of bitstreams: 1 Chueiri_IvanJorge_M.pdf: 14720870 bytes, checksum: 618b71ab7ca41e4aae5585876627dec7 (MD5) Previous issue date: 1993 / Resumo: Este trabalho visa criar um elo entre processos e projetos de Circuitos Integrados e Dispositivos no Laboratório de Pesquisa e Dispositivos. Na área referente a processos, o Laboratório de Pesquisa e Dispositivos vem desenvolvendo a técnica de "Difusão de Enxofre em Arseneto de Gálio por Processamento Térmico Rápido" e obtendo dispositivos básicos. Dessa forma a partir deste trabalho foram extraidos os parâmetros Spice dos dispositivos em Arseneto de Gálio que vem sendo processados tanto desenvolvemos no Laboratório 39 do LPD. Para um programa de extração (Statz de parâmetros para o modelo de Raytheon et aI.) , utilizado em SPICE3D2 (UCBerkeley). Obtivemos ajustes das curvas caracteristicas experimentais e de modelo com erro menor que 4%. Juntamente com estes parâmetros foram escritos arquivos de tecnologia, que são regras de projetos para o desenho de novos circuitos. Foi desenvolvido um "chipteste" contendo dispositivos e circuitos, com finalidade de se extrair parâmetros e testar a performance de cada um dos circuitos / Abstract: The intent of the thesis. "A Contribution to Integrated Circuit Projects With GaAs MESFET", is to obtain a relationship between the Research on Devices laboratory (lPD) GaAs process and the integrated circuits develop using this process. The LPD develops integrated circuits using the "Rapid Thermal Diffusion of Sulphur in GaAs". The SPICE parameters of the GaAs devices (depletion transistors), made using this process, was extracted. A computer program was developed, that takes as input the carachteristics' curves of a device and gives as output the SPICE parameters according to the Raytheon Model (Statz et aI.). This model is used in the SPICE3-D2 (and upgraded version) developed by UC-Berkeley. We have obtained the experimental characteristics' curves fit with that of the medel with an errer les5 than 4%. We have, also written the technology file/design rules for MAGIC-6.3, for the LPD diffusion process. Using MAGIC we have developed a test chip ("chipteste") with devices and circuits. These devices will be used to extract parameters that will contribute to the fine tuning of the model and the LPD process / Mestrado / Mestre em Engenharia Elétrica

Orientadora: Mônica Alonso Cotta / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Física Gleb Wataghin / Made available in DSpace on 2018-08-31T00:06:01Z (GMT). No. of bitstreams: 1 Silva_AldelianeMariada_M.pdf: 11574559 bytes, checksum: 5c39733d3a4441b98e7edbef8adbd795 (MD5) Previous issue date: 2016 / Resumo: Este trabalho apresenta resultados de nossa investigação sobre as propriedades elétricas do biossensor do tipo transistor de efeito de campo (FET, do inglês Field Effect Transistor) baseado em fosfeto de índio (InP). A estrutura deste biossensor consiste em um filme fino de InP do tipo-n crescido por Epitaxia de Feixe Químico (CBE, do inglês Chemical Beam Epitaxy) sobre um substrato de InP semi-isolante. No nosso biosensor, o contato da porta foi substituído por uma camada de biomoléculas carregadas de interesse para a detecção, funcionalizadas na camada de óxido do InP. O campo elétrico associado a estas biomoléculas pode modular o canal de condução. O sistema de interação específica utilizado foi a hibridização de fitas de ssDNA (single stranded DNA) complementares, onde os oligonucleotídeos receptores (probe) ssDNA foram imobilizados covalentemente na superfície da amostra. Este procedimento foi realizado através da oxidação com plasma de O2, seguida da funcionalização utilizando etanolamina e polietileno glicol (PEG), que serve como linker para a imobilização de receptores na superfície. As medidas elétricas de detecção foram feitas com as moléculas de target diluídas em buffer TRIS. A hibridização do DNA provoca um aumento na densidade de cargas na superfície, que consequentemente aumenta a largura da região de depleção no semicondutor, variando a resistência medida. A resposta do biossensor corresponde à variação da resistência em função da concentração de target. O biossensor apresentou sensibilidade para medidas de concentrações entre 10 pM e 30 pM, onde ocorre a saturação, e o tempo de resposta, no qual encontramos a estabilização do sinal medido, foi de aproximadamente 20 min. Variando a concentração de portadores e a espessura da camada semicondutora, verificamos alterações no limite de saturação (até ?M) e na sensibilidade do dispositivo. O controle destas propriedades, porém, mostrou-se limitado devido à variações na dopagem residual do semicondutor, e por isso discutimos aqui alternativas à geometria do dispositivo. Analisamos também a camada funcionalizada através de medidas de topografia e potencial de superfície usando métodos de microscopia de varredura por sonda (SPM, do inglês Scanning Probe Microscopy). Pudemos identificar a variação no potencial de superfície associada à imobilização do PEG e do DNA probe, mas não obtivemos resolução para o DNA target. Esta técnica permitiu porém verificar a estratificação de quatro níveis de potencial de superfície, no caso onde a funcionalização resultou em camadas mais espessas do que os valores típicos (~2 nm de espessura), em pequenas áreas do semicondutor / Abstract: This dissertation presents our results for the electrical properties investigation of Indium Phosphide (InP) based Field Effect Transistor (FET) biosensor. The structure of this biosensor consists of a thin n-type InP film grown by Chemical Beam Epitaxy (CBE) on a semi-insulating InP substrate. In our biosensor, the gate contact has been replaced by charged biomolecules of interest for detection, functionalized to the InP oxide layer. The electric field associated with these biomolecules provides the conduction channel modulation. The specific interaction system used here was the hybridization of single stranded-DNA (ssDNA) complementary oligonucleotides, for which the ssDNA receivers (probes) were covalently immobilized on the sample surface. The functionalization was carried out by oxidation with O2 plasma, followed by grafting biomolecules using ethanolamine and polyethylene glycol (PEG), which act as a linker for immobilizing the receptors on the surface. Electrical detection measurements were made with the target molecules diluted in TRIS buffer. DNA hybridization causes an increase in the surface charge density; consequently the semiconductor depletion width increases, affecting the measured resistance. The biosensor response function corresponds to the resistance variation as a function of target concentration. Our biosensor showed measured sensitivity to concentrations between 10 pM and 30 pM, for which signal saturation occurs. The response time, for which the measured signal stabilization was observed, was approximately 20 min. By varying the carrier concentration and the thickness of the semiconductor layer, we observed changes in the saturation limit (up ?M) and device sensitivity. The control of these properties, however, is limited due to variations in the residual doping of the semiconductor. Therefore we discuss here alternative device geometries. We also analyzed the functionalized layer by topography and surface potential measurements obtained using scanning probe microscopy (SPM) methods. We were able to identify the change in surface potential associated with the immobilization of PEG and probe DNA, but not for the target DNA. These techniques have however shown four surface potential levels in the case when the functionalization resulted in non-uniform layers, thicker than the typical values (~ 2 nm), in small areas of the semiconductor / Mestrado / Física / Mestra em Física / 165741/2014-7 / CNPQ

Tesis por compendio / [ES] RESUMEN La Electrónica Orgánica ha experimentado un gran avance en las últimas décadas, desde que en los años 70 se descubrieran los polímeros conductores. Las características únicas de los semiconductores orgánicos, han permitido el desarrollo de dispositivos electrónicos flexibles y con múltiple funcionalidad, mediante técnicas de fabricación a temperatura ambiente y bajo coste. Uno de los campos en los que estos dispositivos orgánicos han despertado mayor interés es el de su aplicación como sensores. En particular, los sensores basados en los denominados Transistores Orgánicos de película delgada (OTFT's) han experimentado un gran desarrollo debido a sus múltiples ventajas, como simplicidad, elevada sensibilidad, y posibilidad de miniaturización. Existen dos tipos principales de OTFT's: Transistor Orgánico de Efecto de Campo (OFET) y Transistor Electroquímico Orgánico (OECT). Los OECT's constan de tres electrodos (surtidor, drenador y puerta), un semiconductor orgánico (OSC), y un electrolito en contacto con el semiconductor. El funcionamiento de los sensores basados en OECT's se basa en la modulación de la corriente del canal por dopaje o de-dopaje electroquímico desde el electrolito, cuando se aplican tensiones de puerta. Los OECT's resultan especialmente adecuados como sensores químicos debido a su capacidad de operar en medios acuosos. En este trabajo, se han desarrollado OECT's basados en el OSC PEDOT:PSS mediante tecnología Screen-printing. Los transistores se han diseñado variando su geometría, parámetro del que depende la sensibilidad del sensor. Mediante la caracterización eléctrica de los OECT's, se ha podido determinar la geometría óptima en función del analito a detectar. Finalmente, se ha comprobado experimentalmente la validez de estos OECT's como sensores de cationes de diferentes tamaños y de ácido ascórbico, obteniéndose resultados muy satisfactorios. Los OFET's, se han preparado depositando el OSC sobre el dieléctrico y para obtener el canal cuya corriente se modula con la tensión aplicada al electrodo de puerta. En la mayoría de los sensores basados en OFET's, el semiconductor está expuesto al analito. Su funcionamiento se basa en la modificación de la corriente del canal por dopaje o captura de cargas en presencia del analito. En este trabajo, se han desarrollado OFET's basados en TIPS-Pentacene mediante las tecnologías Drop-casting y Spin-coating. Tras establecer la mejor técnica de deposición del semiconductor orgánico se han caracterizado eléctricamente los OFET's. La caracterización eléctrica de estos transistores orgánicos es fundamental para optimizar su uso como sensores químicos. No obstante, las propiedades únicas de los OSC's dificultan la caracterización eléctrica de estos dispositivos con los equipos comerciales actuales, diseñados todos ellos para la caracterización de transistores de Silicio. Para suplir esta necesidad, se ha diseñado un equipo para la caracterización de transistores orgánicos, utilizando componentes comerciales de bajo coste y un software desarrollado específicamente para la determinación de los parámetros característicos de OECT's y OFET's fijados en la norma estándar IEEE 1620-2008. / [CA] RESUM La Electrònica Orgànica ha experimentat un gran avanç en les últimes dècades, des que en els anys 70 es descobrissin els polímers conductors. Les característiques úniques dels semiconductors orgànics, han permès el desenvolupament de dispositius electrònics flexibles i amb múltiple funcionalitat, mitjançant tècniques de fabricació a temperatura ambient i baix cost. Un dels camps en què aquests dispositius orgànics han despertat més interès és el de la seva aplicació com a sensors. En particular, els sensors basats en els denominats Transistors Orgànics de pel·lícula prima (OTFT s) han experimentat un gran desenvolupament a causa dels seus múltiples avantatges, com simplicitat, elevada sensibilitat, i possibilitat de miniaturització. Hi ha dos tipus principals de OTFT s: Transistor Orgànics d'Efecte de Camp (OFET) i Transistor Electroquímic Orgànic (OECT). Els OECT's consten de tres elèctrodes (sortidor, drenador i porta), un semiconductor orgànic (OSC), i un electròlit en contacte amb el semiconductor. El funcionament dels sensors basats en OECT's es basa en la modulació del corrent del canal per dopatge o de-dopatge electroquímic des del electròlit, quan s'apliquen tensions de porta. Els OECT's resulten especialment adequats com a sensors químics per la seva capacitat d'operar en mitjans aquosos. En aquest treball, s'han desenvolupat OECT's basats en el OSC PEDOT: PSS mitjançant tecnologia Screen-printing. Els transistors s'han dissenyat variant la seua geometria, paràmetre del qual depèn la sensibilitat del sensor. Mitjançant la caracterització elèctrica dels OECT's, s'ha pogut determinar la geometria òptima en funció de l'analit a detectar. Finalment, s'ha comprovat experimentalment la validesa d'aquests OECT's com a sensors de cations de diferents mides i d'àcid ascòrbic, obtenint-se resultats molt satisfactoris. Els OFET's, s'han preparat dipositant el OSC sobre el dielèctric per obtenir el canal i la corrent es modula amb la tensió aplicada a l'elèctrode de porta. En la majoria dels sensors basats en OFET's, el semiconductor està exposat al analit. El seu funcionament es basa en la modificació del corrent del canal per dopatge o captura de càrregues en presència de l'analit. En aquest treball, s'han desenvolupat OFET's basats en TIPS-Pentacene mitjançant les tecnologies "Drop-càsting" i "Spin-coating". Després d'establir la millor tècnica de deposició del semiconductor orgànic s'han caracteritzat elèctricament els OFET's La caracterització elèctrica d'aquests transistors orgànics és fonamental per optimitzar el seu ús com a sensors químics. No obstant això, les propietats úniques dels OSC's dificulten la caracterització elèctrica d'aquests dispositius amb els equips comercials actuals, dissenyats tots ells per a la caracterització de transistors de silici. Per suplir aquesta necessitat, s'ha dissenyat un equip per a la caracterització de transistors orgànics, utilitzant components comercials de baix cost i un programari desenvolupat específicament per a la determinació dels paràmetres característics de OECT's i OFET's fixats en la norma estàndard IEEE 1620-2008. / [EN] ABSTRACT Organic Electronics has been extensively developed along these past decades, since the discovery of conducting polymers in the 1970s. The unique features that these organic semiconductors can offer have allowed the development of many electronic devices with mechanical flexibility and multiple functionalities, using low-temperature and low-cost fabrication technologies. These organic devices have attracted considerable interest for their use in many fields, especially for sensing applications. In particular, Organic Thin-Film Transistors (OTFTs) have paved the way towards the fabrication of efficient sensors due to their many advantages, such as simplicity, high sensitivity, and facile miniaturization. OTFTs can be classified into two types of transistors: Organic Field Effect Transistors (OFET) and Organic Electrochemical Transistors (OECT). The essential components of an OECT are an organic semiconductor film, three electrodes (source, drain and gate), and an electrolyte bridging the semiconductor and the gate electrode. The operation of an OECT-based sensor lies on the modulation of the channel current by electrochemical doping or de-doping from the electrolyte, when gate voltages are applied. OECTs have attracted considerable interest for their application as chemical sensors due to their ability to operate in aqueous environments. In this work, PEDOT: PSS-based OECTs have been prepared by Screen-printing. The effect of the geometry on the sensor sensitivity has been investigated by comparing OECTs with different channel and gate areas ratio. The electrical characteristics of the OECTs have been used to determine the geometry that optimizes their performance for sensing different analytes. Finally, the use of these OECTs for the detection of cations and ascorbic acid has been experimentally assessed, with satisfactory and promising results. The OFET's have been prepared by depositing the organic semiconductor on the dielectric and thus obtain the chanel whose current is modulated by the voltage applied to the gate electrode. In most of the OFET-based sensors, the semiconductor is exposed to the analyte. Their operation is based on the modification of the channel current by charge doping or trapping due to the analyte. In this work, OFETs based on TIPS-pentacene have been prepared by Drop-casting and Spin-coating. The best technique for deposition of this organic semiconductor has been initially identified. Then, the electrical characteristics of these OFETs have been determined. The electrical characterization of these organic transistors is essential for their optimization as chemical sensors. However, the unique properties of organic semiconductors render difficult the electrical characterization of these transistors with current commercial devices, since these have been all designed for characterizing Si-based transistors. A device which allows for systematic characterization of organic transistors has been designed therefore, using low-cost commercial components and a software that has been specifically developed for the determination of the reporting parameters for OFETs and OECTs, as specified in the IEEE 1620-2008 standard. / El trabajo desarrollado en los artículos ha sido posible gracias a los distintos proyectos de investigación de financiación pública dentro del marco de proyectos del Ministerio de Educación y Ciencia del Gobierno de España/Fondos FEDER (grant number MAT2015-64139-C4-3-R (MINECO/FEDER)) y Fondos de la Generalitat Valenciana (grant number AICO/2015/103). / Pérez Fuster, C. (2019). Diseño y caracterización de sensores para la medida de parámetros químicos y biológicos mediante Organic Thin-film transistors [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/118793 / TESIS / Compendio

Esse trabalho de mestrado teve como estudo o transistor Túnel-FET (TFET) fabricado em estrutura de nanofio de silício. Este estudo foi feito de forma teórica (simulação numérica) e experimental. Foram estudadas as principais características digitais e analógicas do dispositivo e seu potencial para uso em circuitos integrados avançados para a próxima década. A análise foi feita através da extração experimental e estudo dos principais parâmetros do dispositivo, tais como inclinação de sublimiar, transcondutância (gm), condutância de saída (gd), ganho intrínseco de tensão (AV) e eficiência do transistor. As medidas experimentais foram comparadas com os resultados obtidos pela simulação. Através do uso de diferentes parâmetros de ajuste e modelos de simulação, justificou-se o comportamento do dispositivo observado experimentalmente. Durante a execução deste trabalho estudou-se a influência da escolha do material de fonte no desempenho do dispositivo, bem como o impacto do diâmetro do nanofio nos principais parâmetros analógicos do transistor. Os dispositivos compostos por fonte de SiGe apresentaram valores maiores de gm e gd do que aqueles compostos por fonte de silício. A diferença percentual entre os valores de transcondutância para os diferentes materiais de fonte variou de 43% a 96%, sendo dependente do método utilizado para comparação, e a diferença percentual entre os valores de condutância de saída variou de 38% a 91%. Observou-se também uma degradação no valor de AV com a redução do diâmetro do nanofio. O ganho calculado a partir das medidas experimentais para o dispositivo com diâmetro de 50 nm é aproximadamente 45% menor do que o correspondente ao diâmetro de 110 nm. Adicionalmente estudou-se o impacto do diâmetro considerando diferentes polarizações de porta (VG) e concluiu-se que os TFETs apresentam melhor desempenho para baixos valores de VG (houve uma redução de aproximadamente 88% no valor de AV com o aumento da tensão de porta de 1,25 V para 1,9 V). A sobreposição entre porta e fonte e o perfil de dopantes na junção de tunelamento também foram analisados a fim de compreender qual combinação dessas características resultariam em um melhor desempenho do dispositivo. Observou-se que os melhores resultados estavam associados a um alinhamento entre o eletrodo de porta e a junção entre fonte e canal e a um perfil abrupto de dopantes na junção. Por fim comparou-se a tecnologia MOS com o TFET, obtendo-se como resultado um maior valor de AV (maior do que 40 dB) para o TFET. / This Master thesis focused in the study of the NW-TFET. The study was performed either by simulation as by experimental measurements. The main digital and analog characteristics of the device and its potential for use in advanced integrated circuits for the next decade were studied. The analysis was performed by extracting and studying the devices main parameters, such as subthreshold swing, transconductance (gm), output conductance (gd), intrinsic voltage gain (AV) and transistor efficiency. The experimental measurements were compared with the results obtained by simulation. Utilizing different simulation fitting parameters and models, the device behavior (observed in the experimental measurements) was understood and explained. During the execution of this work, either the influence of the source material on the device performance, as the impact of the nanowire diameter on the transistor main analog parameters, were studied. The devices with SiGe source presented higher values of gm and gd than those with silicon source. The percentual difference among the values of transconductance for the different source materials varied from 43% to 96%, being dependent on the method utilized for the comparison, and the percentual difference among the values of output conductance varied from 38% to 91%. A degradation of AV was also observed with the nanowire diameter reduction. The gain calculated from the experimental measurements for the device with 50 nm of diameter is approximately 57% lower than the gain corresponding to the diameter of 110 nm. Furthermore, the impact of the diameter considering different gate biases (VG) was analysed. It was concluded that TFETs show improved performance for lower values of VG (a reduction of approximately 88% of AV was observed for an increase of the gate voltage from 1.25 V to 1.9 V). The gate/source overlap length and the dopant profile at the tunneling junction were also analyzed in order to understand which combination of this features would result in a better performance of the device. It was observed that the best results were related to an alignment between the gate electrode and the source/channel junction and to an abrupt dopant profile at the junction. Finally, the MOS technology was compared with TFET, resulting in a higher AV (higher than 40 dB) for the TFET.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Este trabalho tem como objetivo estudar o ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI UTBB (Silicon-On-Insulator Ultra-Thin Body and BOX) nMOSFETs em relação à influência do plano de terra (GP-Ground Plane) e da espessura do filme de silício (tSi). Este estudo foi realizado nas regiões linear e de saturação, por meio da utilização de dados experimentais e de um modelo analítico. Parâmetros elétricos, como a tensão de limiar e a transcondutância foram analisados para verificar a influência do plano de terra e da espessura de filme de silício (tSi), e para estudar a polarização, entre porta e fonte, que não varia com a temperatura (VZTC). Foram utilizados dispositivos com (concentração de 1018 cm-3) e sem (concentração de 1015 cm-3) plano de terra em duas lâminas diferentes, uma com 6 nm de tSi e outra com 14 nm de tSi. Foi observado, que a presença do GP aumenta o valor de VZTC, devido ao fato do GP eliminar os efeitos de substrato no dispositivo aumentando a tensão de limiar do mesmo, e este, é diretamente proporcional a VZTC. O VZTC mostrou ser inversamente proporcional com a diminuição do tSi. Todos os resultados experimentais de VZTC foram comparados com o modelo. Foi observada uma boa concordância entre os VZTC de 25 ºC a 150 ºC, sendo que o desvio padrão foi menor que 81 mV em todos os casos estudados. Para se observar o efeito de substrato na tensão de limiar foi utilizado um modelo analítico que leva em consideração o efeito da queda de potencial no substrato, o efeito de confinamento quântico e parâmetros do dispositivo a ser modelado. O VZTC mostrou ser maior na região de saturação devido ao aumento da transcondutância e da polarização entre dreno e fonte (VDS), em ambos dispositivos (com e sem GP), chegando a ter um aumento de 360 mV em alguns casos. / This work aims to study the zero temperature coefficient point (ZTC) for transistors with SOI UTBB nMOSFETs (Silicon-On-Insulator Ultra-Thin Body and BOX) structure regarding the influence of the ground plane (GP) and the thickness of the silicon film (tSi). This study was realized in the linear and saturation region, by the use of experimental data and an analytical model. Electrical parameters such as threshold voltage and transconductance were analyzed with the objective of verifying the influence of the ground plane and silicon film thickness (tSi) in the same, and to analyze the polarization, between gate and source, that have zero influence of the temperature (VZTC). Were used devices with (concentration 1018 cm-3) and without (concentration 1015 cm-3) ground plane on two different wafers, with 6 nm tSi and the other with 14 nm tSi. It was observed that the presence GP increases the value of VZTC, because GP eliminates substrate effects and as consequence, the threshold voltage of the device increase and this is directly proportional to VZTC. The VZTC showed to be inversional proportional to the reduction of tSi. All experimental results were compared with a simple model for VZTC and were observed a good convergence between the results, for VZTC from 25 ºC to 150 ºC, and the biggest standard error observed in all the devices was 81 mV. To observe the effect of substrate on the threshold voltage, was used an analytical model that takes into account the effect of potential drop on the substrate, the effect of quantum confinement and the device parameters to be modeled. The VZTC show to be higher in the saturation region, due the increase of transconductance and the polarization between drain and source (VDS), in both devices (with and without GP), reaching an increase of 360 mV in some cases.

Este trabalho tem como objetivo investigar o comportamento de transistores SOI de porta tripla com óxido de porta de alta constante dielétrica e eletrodo de porta de metal. Inicialmente estudou-se a aplicação dos métodos de extração de parâmetros através de curvas da capacitância, previamente desenvolvidos para estruturas SOI planares, em dispositivos de porta tripla com óxido de porta de háfnio (HfO2) e porta de metal com nitreto de titânio (TiN). Foram utilizados dispositivos com grandes dimensões, onde a influência das portas laterais pode ser desprezada, apresentando desta forma, um comportamento similar aos dispositivos com geometria planar. Simulações numéricas tridimensionais seguidas de medidas experimentais validam a utilização desses métodos em estruturas de múltiplas portas com grande largura de canal. A capacitância também foi utilizada para se analisar a influência que o efeito de canto exerce sobre estas estruturas de múltiplas portas. Na seqüência, foi investigado o impacto que a variação da espessura da porta de metal TiN causa nas características elétricas dos transistores SOI de porta tripla com óxido de porta de silicato de óxido de háfnio (HfSiO). Parâmetros como tensão de limiar, função de trabalho, mobilidade, cargas de interface assim como as características analógicas foram analisadas. Os resultados indicaram que camadas de TiN mais finas são mais atrativas, apresentando menor tensão de limiar e armadilhas de interface, assim como um aumento na mobilidade e no ganho intrínseco do transistor. Contudo uma maior corrente de fuga pelo óxido de porta é vista nestes dispositivos. Juntamente com esta análise, o comportamento de transistores de porta tripla com dielétrico de porta de silicato de óxido de háfnio nitretado (HfSiON) também foi estudado, onde observou-se um maior impacto nas cargas de interface para o óxido de háfnio nitretado. Contudo, o mesmo é capaz de reduzir a difusão de impurezas até o óxido de silício (SiO2) interfacial com o canal de silício. Finalmente transistores de porta tripla com diferentes composições de estrutura de porta foram estudados experimentalmente, onde uma camada de óxido de disprósio (Dy2O3) foi depositada entre o silicato de óxido de háfnio (HfSiO) e a porta de metal TiN. Observou-se uma redução na tensão de limiar nos dispositivos com o óxido de disprósio assim como uma variação na tensão de faixa plana. Em resumo, quando a camada de óxido de disprósio foi depositada dentro da porta de metal TiN, uma melhor interface foi obtida, assim como uma maior espessura de óxido efetivo, indicando desta forma uma menor corrente de fuga. / The main goal of this work is to investigate the behavior of SOI triple gate transistors with high dielectric constant gate oxide and metal gate material. Initially it was studied the application of process parameters extraction methods through capacitance curves, developed previously for planar SOI structures, in the triple-gate devices with hafnium gate oxide (HfO2) and metal gate of titanium nitride (TiN). Devices with larger dimensions were used, where the lateral gate influence can be neglected, presenting a planar behavior. Three-dimensional numerical simulations followed by experimental measurements validated the methods used in multiple-gate structures with wide channel width. The capacitance was also used in order to analyze the corner effect influence under these structures. In sequence, it was investigated the impact that the metal gate TiN thickness variation cause on the electric characteristics on the SOI triple gate transistors with silicate of hafnium oxide (HfSiO) as gate oxide. Beyond threshold voltage, work function, mobility, interface trap density and analog characteristics were analyzed. The results showed that thinner TiN are highly attractive, showing a reduction on the threshold voltage and trap density, an improved mobility and of the intrinsic gain of the transistor. However, an increase on the leakage current is observed in these devices. Together with this analyzes the behavior of triple gate transistors with gate dielectric of silicate of hafnium oxide nitrated (HfSiON) was also studied, where for the HfSiON a higher interface trap density impact was observed. Nevertheless it is efficient on the reduction impurity diffusion to cross until the silicon oxide (SiO2) that interfaces with the silicon channel. Finally, triple gate transistors with different gate stacks were experimentally studied, where a dysprosium oxide layer (Dy2O3) was deposited between the silicate of hafnium oxide (HfSiO) and the TiN metal gate. We observed a reduction in the threshold voltage of theses devices with dysprosium oxide as well as a variation of flatband voltage. In summary, when the dysprosium oxide layer was deposited inside the TiN metal gate, a better interface was obtained, as well as a higher effective oxide thickness, resulting in a lower leakage current.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicações teóricas, simulações numéricas e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia em blocos de circuitos fundamentais, atuando como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente foram definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF. Com base nestes resultados individuais, foram projetados circuitos básicos de aplicações analógicas, notadamente espelho de corrente e par diferencial, para a avaliação da viabilidade de duas diferentes estruturas de transistores de tunelamento. Foram realizadas medidas experimentais e simulações numéricas de ambos os circuitos com variações nas condições de polarização, na situação de descasamento entre os dispositivos e na temperatura de operação. O impacto em parâmetros fundamentais dos circuitos estudados, como a tensão de conformidade, a razão de espelhamento de corrente e o ganho de tensão diferencial, foi comparado para estruturas de tunelamento pontual (Point TFET), de tunelamento em linha (Line TFET) e de FinFETs. Em relação aos circuitos de espelhos de corrente, observou-se alta tensão de conformidade e baixa dependência com a temperatura para os circuitos com transistores de tunelamento. O Point TFET ainda apresentava a vantagem adicional da baixa susceptibilidade ao descasamento do comprimento de canal, porém com a desvantagem da baixa magnitude da corrente de referência quando comparado ao espelho com Line TFETs ou FinFETs. Já no caso de pares diferenciais, a maior tensão de conformidade foi obtida com FinFETs, enquanto os transistores de tunelamento apresentaram em comum a não degradação do ganho com a temperatura. Novamente o circuito com Point TFETs apresentou melhor resultado quando houve descasamento, enquanto que as outras duas tecnologias foram superiores quando ao ganho de tensão diferencial. Dessa forma, foram propostas equações generalizadas para os parâmetros fundamentais de ambos os circuitos para as 3 tecnologias. De modo geral, foi possível validar, portanto, a viabilidade de transistores de tunelamento para a obtenção de dispositivos com bons parâmetros individuais e com bons impactos em circuitos analógicos fundamentais, reforçando a importância desta promissora tecnologia. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses have been performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as part of basic circuit blocks, being an important alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries have been performed in order to tackle TFETs disadvantages, such as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data have been used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, it was possible to obtain promising values for subthreshold slope and ION/IOFF ratio. Based on the analyses of these individual results, basic analog circuits have been designed, namely current mirror and differential pair, so that two different tunneling devices structures have been highlighted. Experimental measurements and numeric simulations have been performed for both circuits, under different conditions in terms of bias voltages, channel length mismatch and operation temperature. The impact on fundamental circuit parameters, such as compliance voltage, current mirroring ratio and differential voltage gain, has been compared for circuits designed with Point TFETs, Line TFETs and FinFETs. Regarding current mirror circuits, the obtained results revealed higher values of compliance voltage and lower susceptibility to the temperature for circuits designed with tunneling transistors. In addition, Point TFETs provided the lowest susceptibility to channel length mismatch, but also the worst values of reference currents, when compared to circuits with Line TFETs and FinFETs. Following the same procedure for differential pair, higher compliance voltage was obtained for FinFETs, while both tunneling transistors structures presented better behavior for differential voltage gain susceptibility to temperature variation. Once more, pairs with Point TFETs showed the best performance in terms of channel length mismatch, but the worst magnitude of differential voltage gain. This way, general equations have been proposed to model relevant parameters for the circuits designed with each technology. From an overall point of view, it was possible to support the suitability of optimizing tunneling transistors in order to obtain devices with favorable individual parameters and positive impacts on essential analog circuits, reassuring the relevance of this promising technology.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.