A tendência mundial de crescimento do consumo de energia elétrica requer novas unidades de geração para suprimento de demanda. Além disso, há preocupação na diversificação da matriz energética, e as fontes de energia nem sempre são de fácil acesso aos grandes centros de consumo, o que traz a problemática do transporte de energia elétrica. Sistemas em Corrente Alternada (CA) têm sido empregados na transmissão de energia há décadas, e atualmente os sistemas de transmissão em Corrente Contínua (CC) mostram-se uma opção vantajosa tanto na transmissão ponto a ponto por longas distâncias, quanto para múltiplos terminais, integrando diferentes fontes geradoras de energia. Os conhecidos sistemas de transmissão CC em alta tensão baseados em conversores comutados pela rede têm aplicações consolidadas ao redor do mundo, enquanto que, para a emergente tecnologia dos conversores comutados por largura de pulso (PWM), poucos estudos mostram seu desempenho frente transitórios na rede. A exposição do extenso perímetro das linhas de transmissão às condições geográficas e climatológicas motiva esta pesquisa perante a incidência de impulsos atmosféricos, tendo em vista que a maior parte dos estudos têm avaliado transitórios eletromagnéticos ocasionados por faltas. Para tanto, uma revisão bibliográfica sobre o tema de pesquisa é apresentada, com a descrição dos principais componentes de sistemas HVDC, a análise de sistemas VSC-HVDC, utilizando conversores dois níveis, frente transitórios eletromagnéticos provocados pela incidência direta de descargas atmosféricas tanto na rede CA quanto no elo CC, utilizando o software comercial PSCAD/EMTD para a simulação e modelagem dos para-raios de Óxido de Zinco (ZnO), linha de transmissão, conversores e atuação do controle. / The worlwide trend of growing electricity consumption requires new generation units to supply demand. In addition, there is concern in the diversification of the energy matrix, and energy sources are not always easily accessible to large consumption centers, which brings the problem of transportation of electric energy. Alternating Current (AC) systems have been used in power transmission for decades, and Direct Current (DC) transmission systems are now an advantageous option in both point-to-point transmission over long distances and across multiple terminals, integrating different sources of energy. Known High Voltage Direct Current (HVDC) transmission systems based on Line-Commutated Converter (LCC) have consolidated applications around the world, while for the emerging technology of Pulse Width Modulation (PWM) converters, few studies show their network transient performance. The exposition of the extensive perimeter of the transmission lines to the geographic and climatological conditions motivates this research considering the incidence of atmospheric impulses, and that the major part of the studies available have evaluated electromagnetic transients caused by faults. In this context, a literature review on the research topic is presented, with the description of the main components of HVDC systems, the analysis of VSC-based HVDC (VSC-HVDC) systems, using twolevel converters, electromagnetic transients caused by the direct incidence of atmospheric discharges in both the AC network, and in the CC link. The analysis uses the commercial software PSCAD/EMTD for the simulation and modeling of ZnO arresters, transmission line, converters and control actuation.

A tendência mundial de crescimento do consumo de energia elétrica requer novas unidades de geração para suprimento de demanda. Além disso, há preocupação na diversificação da matriz energética, e as fontes de energia nem sempre são de fácil acesso aos grandes centros de consumo, o que traz a problemática do transporte de energia elétrica. Sistemas em Corrente Alternada (CA) têm sido empregados na transmissão de energia há décadas, e atualmente os sistemas de transmissão em Corrente Contínua (CC) mostram-se uma opção vantajosa tanto na transmissão ponto a ponto por longas distâncias, quanto para múltiplos terminais, integrando diferentes fontes geradoras de energia. Os conhecidos sistemas de transmissão CC em alta tensão baseados em conversores comutados pela rede têm aplicações consolidadas ao redor do mundo, enquanto que, para a emergente tecnologia dos conversores comutados por largura de pulso (PWM), poucos estudos mostram seu desempenho frente transitórios na rede. A exposição do extenso perímetro das linhas de transmissão às condições geográficas e climatológicas motiva esta pesquisa perante a incidência de impulsos atmosféricos, tendo em vista que a maior parte dos estudos têm avaliado transitórios eletromagnéticos ocasionados por faltas. Para tanto, uma revisão bibliográfica sobre o tema de pesquisa é apresentada, com a descrição dos principais componentes de sistemas HVDC, a análise de sistemas VSC-HVDC, utilizando conversores dois níveis, frente transitórios eletromagnéticos provocados pela incidência direta de descargas atmosféricas tanto na rede CA quanto no elo CC, utilizando o software comercial PSCAD/EMTD para a simulação e modelagem dos para-raios de Óxido de Zinco (ZnO), linha de transmissão, conversores e atuação do controle. / The worlwide trend of growing electricity consumption requires new generation units to supply demand. In addition, there is concern in the diversification of the energy matrix, and energy sources are not always easily accessible to large consumption centers, which brings the problem of transportation of electric energy. Alternating Current (AC) systems have been used in power transmission for decades, and Direct Current (DC) transmission systems are now an advantageous option in both point-to-point transmission over long distances and across multiple terminals, integrating different sources of energy. Known High Voltage Direct Current (HVDC) transmission systems based on Line-Commutated Converter (LCC) have consolidated applications around the world, while for the emerging technology of Pulse Width Modulation (PWM) converters, few studies show their network transient performance. The exposition of the extensive perimeter of the transmission lines to the geographic and climatological conditions motivates this research considering the incidence of atmospheric impulses, and that the major part of the studies available have evaluated electromagnetic transients caused by faults. In this context, a literature review on the research topic is presented, with the description of the main components of HVDC systems, the analysis of VSC-based HVDC (VSC-HVDC) systems, using twolevel converters, electromagnetic transients caused by the direct incidence of atmospheric discharges in both the AC network, and in the CC link. The analysis uses the commercial software PSCAD/EMTD for the simulation and modeling of ZnO arresters, transmission line, converters and control actuation.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicações teóricas, simulações numéricas e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia em blocos de circuitos fundamentais, atuando como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente foram definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF. Com base nestes resultados individuais, foram projetados circuitos básicos de aplicações analógicas, notadamente espelho de corrente e par diferencial, para a avaliação da viabilidade de duas diferentes estruturas de transistores de tunelamento. Foram realizadas medidas experimentais e simulações numéricas de ambos os circuitos com variações nas condições de polarização, na situação de descasamento entre os dispositivos e na temperatura de operação. O impacto em parâmetros fundamentais dos circuitos estudados, como a tensão de conformidade, a razão de espelhamento de corrente e o ganho de tensão diferencial, foi comparado para estruturas de tunelamento pontual (Point TFET), de tunelamento em linha (Line TFET) e de FinFETs. Em relação aos circuitos de espelhos de corrente, observou-se alta tensão de conformidade e baixa dependência com a temperatura para os circuitos com transistores de tunelamento. O Point TFET ainda apresentava a vantagem adicional da baixa susceptibilidade ao descasamento do comprimento de canal, porém com a desvantagem da baixa magnitude da corrente de referência quando comparado ao espelho com Line TFETs ou FinFETs. Já no caso de pares diferenciais, a maior tensão de conformidade foi obtida com FinFETs, enquanto os transistores de tunelamento apresentaram em comum a não degradação do ganho com a temperatura. Novamente o circuito com Point TFETs apresentou melhor resultado quando houve descasamento, enquanto que as outras duas tecnologias foram superiores quando ao ganho de tensão diferencial. Dessa forma, foram propostas equações generalizadas para os parâmetros fundamentais de ambos os circuitos para as 3 tecnologias. De modo geral, foi possível validar, portanto, a viabilidade de transistores de tunelamento para a obtenção de dispositivos com bons parâmetros individuais e com bons impactos em circuitos analógicos fundamentais, reforçando a importância desta promissora tecnologia. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses have been performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as part of basic circuit blocks, being an important alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries have been performed in order to tackle TFETs disadvantages, such as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data have been used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, it was possible to obtain promising values for subthreshold slope and ION/IOFF ratio. Based on the analyses of these individual results, basic analog circuits have been designed, namely current mirror and differential pair, so that two different tunneling devices structures have been highlighted. Experimental measurements and numeric simulations have been performed for both circuits, under different conditions in terms of bias voltages, channel length mismatch and operation temperature. The impact on fundamental circuit parameters, such as compliance voltage, current mirroring ratio and differential voltage gain, has been compared for circuits designed with Point TFETs, Line TFETs and FinFETs. Regarding current mirror circuits, the obtained results revealed higher values of compliance voltage and lower susceptibility to the temperature for circuits designed with tunneling transistors. In addition, Point TFETs provided the lowest susceptibility to channel length mismatch, but also the worst values of reference currents, when compared to circuits with Line TFETs and FinFETs. Following the same procedure for differential pair, higher compliance voltage was obtained for FinFETs, while both tunneling transistors structures presented better behavior for differential voltage gain susceptibility to temperature variation. Once more, pairs with Point TFETs showed the best performance in terms of channel length mismatch, but the worst magnitude of differential voltage gain. This way, general equations have been proposed to model relevant parameters for the circuits designed with each technology. From an overall point of view, it was possible to support the suitability of optimizing tunneling transistors in order to obtain devices with favorable individual parameters and positive impacts on essential analog circuits, reassuring the relevance of this promising technology.

Este trabalho tem como objetivo investigar o comportamento de transistores SOI de porta tripla com óxido de porta de alta constante dielétrica e eletrodo de porta de metal. Inicialmente estudou-se a aplicação dos métodos de extração de parâmetros através de curvas da capacitância, previamente desenvolvidos para estruturas SOI planares, em dispositivos de porta tripla com óxido de porta de háfnio (HfO2) e porta de metal com nitreto de titânio (TiN). Foram utilizados dispositivos com grandes dimensões, onde a influência das portas laterais pode ser desprezada, apresentando desta forma, um comportamento similar aos dispositivos com geometria planar. Simulações numéricas tridimensionais seguidas de medidas experimentais validam a utilização desses métodos em estruturas de múltiplas portas com grande largura de canal. A capacitância também foi utilizada para se analisar a influência que o efeito de canto exerce sobre estas estruturas de múltiplas portas. Na seqüência, foi investigado o impacto que a variação da espessura da porta de metal TiN causa nas características elétricas dos transistores SOI de porta tripla com óxido de porta de silicato de óxido de háfnio (HfSiO). Parâmetros como tensão de limiar, função de trabalho, mobilidade, cargas de interface assim como as características analógicas foram analisadas. Os resultados indicaram que camadas de TiN mais finas são mais atrativas, apresentando menor tensão de limiar e armadilhas de interface, assim como um aumento na mobilidade e no ganho intrínseco do transistor. Contudo uma maior corrente de fuga pelo óxido de porta é vista nestes dispositivos. Juntamente com esta análise, o comportamento de transistores de porta tripla com dielétrico de porta de silicato de óxido de háfnio nitretado (HfSiON) também foi estudado, onde observou-se um maior impacto nas cargas de interface para o óxido de háfnio nitretado. Contudo, o mesmo é capaz de reduzir a difusão de impurezas até o óxido de silício (SiO2) interfacial com o canal de silício. Finalmente transistores de porta tripla com diferentes composições de estrutura de porta foram estudados experimentalmente, onde uma camada de óxido de disprósio (Dy2O3) foi depositada entre o silicato de óxido de háfnio (HfSiO) e a porta de metal TiN. Observou-se uma redução na tensão de limiar nos dispositivos com o óxido de disprósio assim como uma variação na tensão de faixa plana. Em resumo, quando a camada de óxido de disprósio foi depositada dentro da porta de metal TiN, uma melhor interface foi obtida, assim como uma maior espessura de óxido efetivo, indicando desta forma uma menor corrente de fuga. / The main goal of this work is to investigate the behavior of SOI triple gate transistors with high dielectric constant gate oxide and metal gate material. Initially it was studied the application of process parameters extraction methods through capacitance curves, developed previously for planar SOI structures, in the triple-gate devices with hafnium gate oxide (HfO2) and metal gate of titanium nitride (TiN). Devices with larger dimensions were used, where the lateral gate influence can be neglected, presenting a planar behavior. Three-dimensional numerical simulations followed by experimental measurements validated the methods used in multiple-gate structures with wide channel width. The capacitance was also used in order to analyze the corner effect influence under these structures. In sequence, it was investigated the impact that the metal gate TiN thickness variation cause on the electric characteristics on the SOI triple gate transistors with silicate of hafnium oxide (HfSiO) as gate oxide. Beyond threshold voltage, work function, mobility, interface trap density and analog characteristics were analyzed. The results showed that thinner TiN are highly attractive, showing a reduction on the threshold voltage and trap density, an improved mobility and of the intrinsic gain of the transistor. However, an increase on the leakage current is observed in these devices. Together with this analyzes the behavior of triple gate transistors with gate dielectric of silicate of hafnium oxide nitrated (HfSiON) was also studied, where for the HfSiON a higher interface trap density impact was observed. Nevertheless it is efficient on the reduction impurity diffusion to cross until the silicon oxide (SiO2) that interfaces with the silicon channel. Finally, triple gate transistors with different gate stacks were experimentally studied, where a dysprosium oxide layer (Dy2O3) was deposited between the silicate of hafnium oxide (HfSiO) and the TiN metal gate. We observed a reduction in the threshold voltage of theses devices with dysprosium oxide as well as a variation of flatband voltage. In summary, when the dysprosium oxide layer was deposited inside the TiN metal gate, a better interface was obtained, as well as a higher effective oxide thickness, resulting in a lower leakage current.

As estruturas metal-óxido-semicondutor (MOS) são o coração dos transistores de efeito de campo. O estudo e caracterização físico-química desses dispositivos foram a chave para o avanço da tecnologia do Si na indústria microeletrônica. Hoje, a ciência busca novos materiais para a produção de dispositivos de alta mobilidade. Um dos materiais visados é o Ge, pois apresenta mobilidade de cargas superior ao Si (duas vezes para elétrons e quatro vezes para lacunas). Porém, a interface Ge/GeO2 é de natureza reativa, limitando seu uso na construção de tais dispositivos. Muitos esforços têm sido feitos para superar as limitações. Entre eles, encontram-se a passivação da superfície do Ge a partir de solução aquosa de (NH4)2S, previamente a deposição do dielétrico. Outra etapa do processamento desse material na indústria a ser investigada são os tratamentos térmicos posteriores à deposição: a caracterização de estruturas MOS de Pt/HfO2/Ge submetidas a tratamentos térmicos levaram a melhoria das propriedades elétricas. Nesse sentido, o trabalho tem como objetivos investigar o papel da passivação sulfídrica em estruturas dielétrico/Ge e a influência do eletrodo de Pt nas estruturas Pt/HfO2/Ge quando submetidas a tratamentos térmicos. / The heart of field effect transistors is the metal-oxide-semiconductor (MOS) structure. Physico-chemical characterization of the materials employed in such structures enabled the development of Si technology. Nowadays, in order to build high mobility devices, new material are needed. Ge is an alternative material, since its carrier mobilities are higher than those of Si (almost two times for electrons and four times higher for holes). However, the GeO2/Ge interface is not thermally stable, which is a problem for its use on electronic devices. Many attempts to enhance this stability were already investigated. Among them, sulfur passivation of the Ge surface was employed using (NH4)2S aqueous solution prior to the deposition of dielectric layers. Another important step in the fabrication of MOS structures is post-deposition annealing. Pt/HfO2/Ge MOS structures presented improved electrical characteristics following post deposition annealing. The main objectives of this work are to investigate the role of sulfur passivation on dielectric/Ge structures and the influence of Pt electrode in Pt/HfO2/Ge structures submitted to post deposition annealing.

Neste trabalho, são discutidas as características de transistores de filmes finos (TFTs) nos quais nanopartículas de óxido de zinco (ZnO) são empregadas como material ativo na camada semicondutora. O crescimento contínuo do interesse por este componente está associado à busca pelo desenvolvimento da tecnologia de dispositivos eletrônicos flexíveis, transparentes e de baixo custo. TFTs integrados com nanopartículas de ZnO são apresentados, e uma extensa rotina de caracterização elétrica transiente é realizada para avaliar como estes dispositivos se comportam e degradam ao longo do tempo. Foram medidas, ao total, 80 amostras de transistores integrados em duas configurações distintas: inverted staggered e inverted coplanar. A partir das medidas analisadas foram identificados dois grupos de comportamentos elétricos dominantes, os quais foram classificados em: efeitos abruptos e efeitos de memória. A partir dos dados coletados, foram formuladas hipóteses para modelar o comportamento típico observado. Para tanto, utiliza-se dos mecanismos de atividade de traps, de interação da camada semicondutora com o meio ambiente, de polarização de dipolos e difusão de cargas móveis no dielétrico, de formação de caminhos percolados paralelos pelas nanopartículas e de difusão de vacâncias de oxigênio e íons metálicos que podem estar associados ao comportamento elétrico observado. / In this work, the characteristics of thin-film transistors (TFTs) employing nanoparticulated zinc oxide (ZnO) as the active semiconductor channel layer are discussed. The growing interest in this component is associated to the development of low-cost, flexible and transparent electronic devices. The TFTs integrated with ZnO nanoparticles are presented and an extensive transient electrical characterization campaign was performed in order to evaluate how these devices behave and degrade over time. The measurement was performed for 80 samples of two different integration setups: inverted staggered and inverted coplanar. In the performed tests two main disturbances were identified, which were classified as abrupt and memory effects. From the collected data, hypothesis to model the observed typical behavior are formulated. Trapping activity, ambient interaction, dielectric dipoles, mobile charges, formed parallel-paths, oxygen vacancies and metallic ions diffusion are mechanisms that may be associated to the observed behavior.

Esse trabalho tem como objetivo estudar o comportamento de transistores de camada de silício e óxido enterrado ultrafinos (UTBB SOI nMOSFET) e transistores de nanofios horizontais com porta ômega ? (?G NW SOI MOSFET) com ênfase na variação da tensão aplicada no substrato (VGB). As análises foram feitas através de medidas experimentais e simulações numéricas. Nos dispositivos UTBB SOI nMOSFET foram estudados dispositivos com e sem implantação de plano de terra (GP), de três diferentes tecnologias, e com diferentes comprimentos de canal. A partir do modelo analítico de tensão de limiar desenvolvido por Martino et al. foram definidos os valores de VGB. A tecnologia referência possui 6 nm de camada de silício (tSi) e no óxido de porta uma camada de 5 nm de SiO2. A segunda tecnologia tem um tSi maior (14 nm) em relação a referência e a terceira tecnologia tem no óxido de porta um material de alta constante dielétrica, HfSiO. Na tecnologia de referência, os dispositivos com GP mostraram melhores resultados para transcondutância na região de saturação (gmSAT) devido ao forte acoplamento eletrostático entre a região da porta e do substrato. Porém os dispositivos com GP apresentam uma maior influência do campo elétrico longitudinal do dreno no canal, assim os parâmetros condutância de saída (gD) e tensão Early (VEA) são degradados, consequentemente o ganho de tensão intrínseco (AV) também. Na tecnologia com tSi de 14 nm, a influência do acoplamento eletrostático entre porta e substrato é menor em relação a referência, devido à maior espessura de tSi. Como a penetração do campo elétrico do dreno é maior em dispositivos com GP, todos os parâmetros analógicos estudados são degradados em dispositivos com GP. A última tecnologia estudada, não apresenta grande variação nos resultados quando comparadodispositivos com e sem GP. O AV, por exemplo, tem uma variação entre 1% e 3% comparando os dispositivos com e sem GP. Foram feitas análises em dispositivos das três tecnologias com comprimento de canal de 70 nm, e todos os parâmetros degradaram com a diminuição do comprimento de canal, como esperado. O fato de ter um comprimento de canal menor faz com que a influência do campo elétrico longitudinal do dreno seja mais relevante, degradando assim todos os parâmetros analógicos nos dispositivos com GP. Nos dispositivos ?G NW SOI MOSFET foram feitas análises em dispositivos pMOS e nMOS com diferentes larguras de canal (WNW = 220 nm, 40 nm e 10 nm) para diferentes VGB. Através de simulações viu-se que dispositivos com largura de canal de 40 nm possuem uma condução de corrente pela segunda interface para polarizações muito altas (VGB = +20 V para nMOS e VGB -20 V para pMOS). Todavia essa condução de corrente na segunda interface ocorre ao mesmo tempo que na primeira interface, impossibilitando fazer a separação dos efeitos de cada interface.A medida que a polarização no substrato faz com que haja uma condução na segunda interface, todos os parâmetros degradam devido a essa condução parasitária. Dispositivos estreitos sofrem menor influência de VGB e, portanto, tem os parâmetros menos degradados, diferente dos dispositivos largos que tem uma grande influência de VGB no comportamento elétrico do transistor. Quando a polarização no substrato é feita a fim de que não haja condução na segunda interface, a variação da inclinação de sublimiar entre dispositivos com WNW = 220 nm e 10 nm é menor que 2 mV/déc. Porém a corrente de dreno de estado ligado do transistor (ION) apresenta melhores resultados em dispositivos largos chegando a 6 vezes maior para nMOS e 4 vezes maior para pMOS que em dispositivos estreitos. Os parâmetros analógicos sofrem pouca influência da variação de VGB. Os dispositivos estreitos (WNW = 10 nm) praticamente têm resultados constantes para gmSAT, VEA e AV. Já os dispositivos largos (WNW = 220 nm) possuem uma pequena degradação de gmSAT para os nMOS, o que degrada levemente o AV em cerca de 10 dB. A eficiência do transistor (gm/ID) apresentou grande variação com a variação de VGB, piorando-a a medida que a segunda interface ia do estado de não condução para o estado de condução. Porém analisando os dados para a tensão que não há condução na segunda interface observou-se que, em inversão forte, a eficiência do transistor apresentou uma variação de 1,1 V-1 entre dispositivos largos (WNW = 220 nm) e estreitos (WNW = 10 nm). Com o aumento do comprimento do canal, esse valor de variação tende a diminuir e dispositivos largos passam a ser uma alternativa válida para aplicação nessa região de operação. / This work aims to study the behavior of the ultrathin body and buried oxide SOI nMOSFET (UTBB SOI nMOSFET) and the horizontal ?-gate nanowire SOI MOSFET (?G NW SOI MOSFET) with the variation of the back gate bias (VGB). The analysis were made through experimental measures and numerical simulation. In the UTBB SOI nMOSFET devices, devices with and without ground plane (GP) implantation of three different technologies were studied. Based on analytical model developed by Martino et al. the values VGB were defined. The reference technology has silicon film thickness (tSi) of 6 nm and 5 nm of SiO2 in the front oxide. The second technology has a thicker tSi of 14 nm comparing to the reference and the third technology has a high-? material in the front oxide, HfSiO. In the reference technology, the devices with GP shows better result for transconductance on saturation region (gmSAT) due to the strong coupling between front gate and substrate. However, devices with GP have major influence of the drain electrical field penetration, then the output conductance (gD) and Early voltage (VEA) are degraded, consequently the intrinsic voltage gain (AV) as well. In the technology with tSi of 14 nm, the influence of the coupling between front gate and substrate is lower because of the thicker tSi. Once the drain electrical field penetration is higher in devices with GP, all analog parameters are degraded in devices with GP. The third technology, presents results very close between devices with and without GP. The AV has a variation from 1% to 3% comparing devices with and withoutGP. Devices with channel length of 70 nm were analyzed and all parameters degraded with the decrease of the channel length, as expected. Due to the shorter channel length, the influence of the drain electrical field penetration is more relevant, degrading all the analog parameters in devices with GP. In the ?G NW SOI MOSFET devices, the analysis were done in nMOS and pMOS devices with different channel width (WNW = 220 nm, 40 nm and 10 nm) for different VGB. By the simulations, devices with channel width of 40 nm have a conduction though the back interface for very high biases (+20 V for nMOS and -20 V for pMOS). However, this conduction occurs at the same time as in the front interface, so it is not possible to separate de effects of each interface. As the substrate bias voltage induces a back gate current, all the parameters are degraded due to this parasitic current. Narrow devices are less affected by VGB and thus its parameters are less degraded, different from wider devices, in which VGB has a greater influence on their behavior. When the back gate is biased in order to avoid the conduction in back interface, the subthreshold swing variation between devices with WNW = 220 nm and 10 nm is lower than 2 mV/déc. However, the on state current (ION) has better results in wide devices reaching 6 times bigger for nMOS and 4 times bigger for pMOS The analog parameterssuffer little influence of the back gate bias variation. The narrow devices (WNW = 10 nm) have practically constant results gmSAT, VEA and AV. On the other hand, wide devices (WNW = 220 nm) have a small degradation in the gmSAT for nMOS, which slightly degrades de AV. The transistor efficiency showed great variation with the back gate bias variation, worsening as the back interface went from non-conduction state to conduction state. However, when the back gate is biased avoiding the conduction in back interface, the transistor efficiency for strong inversion region has a small variation of 1,1 V-1 between wide (WNW = 220 nm) and narrow (WNW = 10 nm) devices. As the channel length increases, this value of variation tends to decrease and wide devices become a valid alternative for applications in this region of operation.

Nesta dissertação é apresentado o estudo da célula SRAM estática de 6 transistores, com tecnologia CMOS, sendo utilizada em ambiente exposto à radiação. Foi verificado, através de simulação com o Hspice (HSPICE, 2009; KIME, 1998) e com a análise de Monte Carlo, o seu comportamento com relação à dose de ionização total (Total Ionization Dose, TID), a qual altera a tensão de limiar (threshold voltage, Vth) e a corrente de fuga, não sendo utilizada nenhuma técnica de fabricação especial para tolerância à radiação. Na simulação foi observado o comportamento da célula com relação ao tempo de atraso de escrita, à margem de ruído de leitura e ao consumo de energia. As simulações incluem as tecnologias de 130nm e 350nm sendo, portanto, possível comparar os efeitos de radiação citados em ambas, para verificar qual é a mais naturalmente resistente a radiação, verificando se está coerente com resultados divulgados na literatura. Para simular o efeito de dose, altera-se a tensão de limiar (threshold voltage, Vth) com a análise de Monte Carlo e, para a corrente de fuga, adiciona-se uma fonte de corrente entre o dreno e fonte de cada transistor. Os valores de Vth e corrente de fuga foram obtidos nas referências (HAUGERUD, 2005) para a tecnologia 130nm e (LACOE, 1998) para a tecnologia 350 nm. As simulações mostram que o comportamento foi coerente com resultados já conhecidos, em que a tecnologia mais antiga (350nm) tem alterações mais significativas do que a tecnologia mais atual, em relação à TID. / This work presents the study of the static RAM (SRAM) cell with 6 transistor, using CMOS technology, under radiation environment. The electrical behavior of the cell is evaluated using SPICE simulation (HSPICE, 2009; KIME, 1998) and applying Monte Carlo analysis. The effect of total ionization dose is analyzed through the modeling of threshold voltage shifts and leakage currents. The case study processes of this work do not use any special fabrication steps to make the circuit tolerant to radiation. The behavior of the cell related to write propagation time, read noise margin and energy consumption is evaluated through scripts written to support the simulation campaign. The simulations were performed for both 130nm and 350nm technologies, making possible to compare which one is more resistant to radiation. To further explore the dose effect in the case where the radiation does not affect all transistors in exactly the same way, the threshold voltage (Vth) of the transistors is varied randomly in the Monte Carlo analysis. To consider the leakage current, it is added a current source between drain and source of each transistor. The values of Vth and leakage current were obtained in reference (HAUGERUD, 2005) for the 130nm and in reference (LACOE, 1998) for the 350nm technology. The simulations show that the behavior was consistent with results already known, in which the older technology (350nm) is more significant changes then the most current technology, for the TID.

O projeto e o desenvolvimento de circuitos integrados é um dos mais importantes e aquecidos segmentos da indústria eletrônica da atualidade. Neste cenário, ferramentas de automação têm possibilitado aos projetistas manipular uma elevada quantidade de transistores em circuitos cada vez mais complexos, diminuindo, assim, o tempo de projeto. Em especial, ferramentas de síntese lógica têm contribuído significativamente para reduzir o ciclo de desenvolvimento. Na metodologia de projeto full-custom, cada bloco funcional tem sua geração realizada de forma manual, desde a implementação das redes de transistores até a geração do leiaute. Entretanto, esta tarefa é extremamente custosa em tempo de projeto. Neste contexto, torna-se confortável ter a disposição algoritmos dedicados para derivar redes de transistores automaticamente. Diversos tipos de arranjos de transistores são encontrados na literatura. Estas diferentes redes de transistores apresentam diferentes comportamentos em termos de consumo de área, consumo de potência e velocidade. Desta forma, não apenas a geração automática de redes de transistores é importante, mas também técnicas automatizadas para avaliar e comparar estas distintas redes de chaves é de fundamental importância para guiar o projetista que deseja alcançar implementações de circuitos eficientes. Estas avaliações não precisam ser necessariamente processos custosos de caracterização elétrica. Elas podem ser realizadas através de estimativas capazes de fornecer informações acuradas sobre o comportamento das redes. Esta idéia pode ser utilizada por projetistas que desejam gerar e avaliar potenciais soluções em redes de transistores para alimentar fluxos standard-cell (utilizando bibliotecas de células), ou por aqueles que utilizam a abordagem de mapeamento tecnológico library-free (fazendo uso de geradores de células). Neste contexto, este trabalho apresenta um gerador automático de redes de transistores capaz de fornecer diferentes tipos de redes em diversos estilos lógicos. Para comparar as redes geradas, algumas técnicas de estimativa são empregadas. Comparações são realizadas sobre conjuntos distintos de funções Booleanas, demonstrando as vantagens da utilização de lógicas alternativas em relação ao difundido padrão CMOS. / Currently, VLSI design has established a dominant role in the electronics industry. Automated tools have enabled designers to manipulate more transistors on a design project and shorten the design cycle. In particular, logic synthesis tools have contributed significantly to reduce the design cycle time. In full-custom designs, manual generation of transistor netlists for each functional block is performed, but this is an extremely time-consuming task. In this sense, it becomes comfortable to have efficient algorithms to derive transistor networks automatically. There are several kinds of transistor networks arrangements. These different networks present different behaviors in terms of area, delay and power consumption. Thus, not only automatic transistor networks generation is important, but also an automated technique to evaluate and to compare the distinct switch networks is fundamental to guide designers that need to achieve efficient circuit implementations. This evaluation not necessarily needs to be an expensive electrical characterization process. It can be obtained through estimation processes capable of delivering good information about the logic cells behavior. This idea is useful for those designers that desire to generate and to evaluate potential transistor network implementations to feed standard-cell flow designs (using cell libraries), or for those designers who target the use of library-free technology mapping concept (using automatic cells generators). In this context, this work presents an automated transistor network generator able to delivery different kinds of networks in several logic styles. In order to compare the obtained networks, some estimation techniques are employed. A comparison is done over a set of Boolean function benchmarks, showing the advantages of using alternative logic styles over the traditional Complementary Series-Parallel CMOS (CSP CMOS).

Neste trabalho, são discutidas as características de transistores de filmes finos (TFTs) nos quais nanopartículas de óxido de zinco (ZnO) são empregadas como material ativo na camada semicondutora. O crescimento contínuo do interesse por este componente está associado à busca pelo desenvolvimento da tecnologia de dispositivos eletrônicos flexíveis, transparentes e de baixo custo. TFTs integrados com nanopartículas de ZnO são apresentados, e uma extensa rotina de caracterização elétrica transiente é realizada para avaliar como estes dispositivos se comportam e degradam ao longo do tempo. Foram medidas, ao total, 80 amostras de transistores integrados em duas configurações distintas: inverted staggered e inverted coplanar. A partir das medidas analisadas foram identificados dois grupos de comportamentos elétricos dominantes, os quais foram classificados em: efeitos abruptos e efeitos de memória. A partir dos dados coletados, foram formuladas hipóteses para modelar o comportamento típico observado. Para tanto, utiliza-se dos mecanismos de atividade de traps, de interação da camada semicondutora com o meio ambiente, de polarização de dipolos e difusão de cargas móveis no dielétrico, de formação de caminhos percolados paralelos pelas nanopartículas e de difusão de vacâncias de oxigênio e íons metálicos que podem estar associados ao comportamento elétrico observado. / In this work, the characteristics of thin-film transistors (TFTs) employing nanoparticulated zinc oxide (ZnO) as the active semiconductor channel layer are discussed. The growing interest in this component is associated to the development of low-cost, flexible and transparent electronic devices. The TFTs integrated with ZnO nanoparticles are presented and an extensive transient electrical characterization campaign was performed in order to evaluate how these devices behave and degrade over time. The measurement was performed for 80 samples of two different integration setups: inverted staggered and inverted coplanar. In the performed tests two main disturbances were identified, which were classified as abrupt and memory effects. From the collected data, hypothesis to model the observed typical behavior are formulated. Trapping activity, ambient interaction, dielectric dipoles, mobile charges, formed parallel-paths, oxygen vacancies and metallic ions diffusion are mechanisms that may be associated to the observed behavior.