Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados aspectos de regularidade, principalmente na camada de polisilício. A técnica de folding foi explorada em conjunto com a regularidade como possível metodologia de projeto voltada para a minimização dos efeitos da variabilidade de processo. Leiautes de portas lógicas complexas e básicas foram criadas utilizando tecnologia em 65nm. Os netlists dos leiautes extraídos foram simulados utilizando modelos que refletiam os efeitos da variabilidade sobre os parâmetros tecnológicos mais afetados pela variabilidade de processo. Os parâmetros selecionados para este experimento foram a largura (W) e comprimento (L) do canal do transistor, espessura do óxido de porta (Tox) e a mobilidade (μ0) das cargas. Os dados referentes ao pior caso envolvendo atraso e potência consumida de cada porta foram utilizados como métricas de comparação. Os resultados encontrados demonstram que a utilização da técnica de folding juntamente com aspectos de regularidade tornaram os experimentos menos sensíveis às variações do processos de manufatura de circuitos integrados. Essas reduções de sensibilidade chegaram em algumas situações à 33.22% para as portas básicas e de 28.96% para as portas complexas. A adição de folding e regularidade da camada de polisilício, trazem desvantagens significativas em área e potência consumida de cada porta. Pelos experimentos realizados é possível verificar aumento superior a 100% em área de algumas portas e de até 20.54% de aumento em potência. A união destas duas técnicas pode ser utilizada para tornar, por exemplo, o caminho crítico de um circuito integrado mais robusto quanto as variações de temporização e de potência. / This paper aims to explore for design techniques that allow the minimization of the effects of process variability on the electrical behavior of integrated circuits. To this work were discussed aspects of regularity, especially in poly-silicon layer. The technique of it folding was explored in conjunction with the regularity as possible design methodology aimed to minimizing the effects of process variability. Complex and basic layouts logic gates were built using 65nm technology. The it netlists extracted from layouts of the gates were simulated using models that reflected the effects of variability on the main technological parameters such as W, L, Tx, mu0 of the charges. The worst delay of each port and power consumption parameters were used for comparison in this work. The results show that using the it folding with regularity aspects of the experiments turns the layout gates less sensitive to process variations. These sensitivity reductions reached in some situations to 33.22 % for the basic gates and 28.96 % for the complex gates created. This techniques brings significant disadvantages in size and power consumption. For the experiments you can check increase of over 100% in area and up than 20,54% increase in power. These techniques should be used with discretion, especially on projects where there are area or consumption restrictions.

Em circuitos integrados complexos, potência e desempenho têm caminhado em direções opostas tornando o desenvolvimento de dispositivos de baixo consumo uma tarefa altamente custosa. Tradicionalmente, empresas de desenvolvimento de circuitos integrados utilizam variadas técnicas para garantir os requisitos de potência, no entanto, técnicas baseadas em biblioteca de células tem se tornado um gargalo para o processo de desenvolvimento. À medida que os projetos aumentam de complexidade e densidade, maior tende a ser a potência dissipada por estes dispositivos, e assim, mais importante torna-se sua redução. Buscando aumentar a capacidade de redução de potência, projetistas tem aplicado diferentes técnicas para cada nível de abstração do fluxo de projeto. No nível físico, de maneira a contornar os limites das bibliotecas de células, o desenvolvimento de células especificamente projetadas tem se tornado uma rotina em projetos com grandes restrições de potência. Observando este requisito, este trabalho visa pesquisar a implementação e otimização de células digitais CMOS (Complementary Metal-Oxide-Semiconductor) estática em nível de transistores, e o emprego de metodologia de projeto livre de biblioteca como um recurso para a concepção de sistemas de baixa potência. De um modo geral, menos transistores são desejáveis para reduzir a dissipação de potência, no entanto, longas cadeias de transistores, necessários para implementar funções lógicas específicas, conduz ao aumento do tempo de transição, e, portanto, maior dissipação de energia. A fim de evitar este efeito, construímos uma função de mapeamento, com base no tamanho dos transistores, de forma a evitar um tempo de transição lento e minimizar o número de transistores. O uso deste método demonstrou ser eficaz para o ajuste fino de circuitos de baixa potência, resultando em uma redução média de 6.35% no consumo dinâmico e de 8.26% no consumo estático em comparação com a metodologia baseada em biblioteca de células. Como trabalho adicional, é apresentado um fluxo automatizado de mapeamento lógico e capaz de gerar redes de transistores específicas para cada projeto, tornando possível sua utilização em ferramentas de desenvolvimento tradicionais. / In complex integrated circuits, power and performance have moved in opposite directions making the design of low-power devices a highly costly task. Traditionally, integrated circuit design companies adopt many techniques to ensure power requirements, however, techniques based on cell library has become a bottleneck for the development process. As the design complexity and density increase, greater will be the power dissipated, and thus its reduction becomes more important. Seeking to increase the power reduction capability, designers have applied different techniques for each level of the design flow abstraction. At the physical level, so as to bypass the limits of cell libraries, the development of specifically designed cells has become a routine for designs with large power constraints. Observing this requirement, this work aims to investigate the implementation and optimization of digital static CMOS (Complementary Metal-Oxide-Semiconductor) cell at transistors level, and the use of library free design methodology as a resource for designing low power systems. In general, fewer transistors are desirable to reduce power dissipation, however, long chains of transistors, necessary for implementing specific logical functions, leads to the increase of the transition time, and hence greater energy dissipation. In order to avoid this effect, we constructed a mapping function, based on transistor size, in order to avoid slow transition time and minimize the number of transistors. The use of this method has proven effective for fine adjustment low power circuits, resulting in an average reduction of 6.35% in dynamic power and 8.26% in static power as compared with the cell library based methodology. As further work, an automated flow set is presented for the logical mapping able to generate specific networks of transistors for each design, making possible their use in traditional design tools.

Foi estudado o comportamento do As (dopante tipo n) em dois tipos diferentes de substratos de Si: bulk e SIMOX (Separation by IMplanted OXygen). Ambos os substratos receberam uma implantação de 5x1014 cm-2 de As+ com energia de 20 keV. Após as implantações, as amostras foram recozidas por um dos dois processos a seguir: recozimento rápido (RTA, Rapid Thermal Annealing) ou convencional (FA, Furnace Annealing). A caracterização física e elétrica foi feita através do uso de diversas técnicas: SIMS (Secondary Ion Mass Spectrometry), RBS (Rutherford Backscattering Spectrometry), MEIS (Medium Energy Ion Scattering), medidas de resistência de folha, medidas Hall e medidas de perfil de portadores por oxidação anódica. Na comparação entre os substratos SIMOX e Si bulk, os resultados indicaram que o SIMOX se mostrou superior ao Si bulk em todos os aspectos, ou seja, menor concentração de defeitos e menor perda de dopantes para a atmosfera após os recozimentos, maior concentração de portadores e menor resistência de folha. A substitucionalidade do As foi maior no SIMOX após RTA, mas semelhante nos dois substratos após FA. Na comparação entre RTA e FA, o primeiro método se mostrou mais eficiente em todos os aspectos mencionados acima. As explicações para o comportamento observado foram atribuídas à presença de maior concentração de vacâncias no SIMOX do que no Si bulk e à interação destas vacâncias com os dopantes.

Em circuitos integrados complexos, potência e desempenho têm caminhado em direções opostas tornando o desenvolvimento de dispositivos de baixo consumo uma tarefa altamente custosa. Tradicionalmente, empresas de desenvolvimento de circuitos integrados utilizam variadas técnicas para garantir os requisitos de potência, no entanto, técnicas baseadas em biblioteca de células tem se tornado um gargalo para o processo de desenvolvimento. À medida que os projetos aumentam de complexidade e densidade, maior tende a ser a potência dissipada por estes dispositivos, e assim, mais importante torna-se sua redução. Buscando aumentar a capacidade de redução de potência, projetistas tem aplicado diferentes técnicas para cada nível de abstração do fluxo de projeto. No nível físico, de maneira a contornar os limites das bibliotecas de células, o desenvolvimento de células especificamente projetadas tem se tornado uma rotina em projetos com grandes restrições de potência. Observando este requisito, este trabalho visa pesquisar a implementação e otimização de células digitais CMOS (Complementary Metal-Oxide-Semiconductor) estática em nível de transistores, e o emprego de metodologia de projeto livre de biblioteca como um recurso para a concepção de sistemas de baixa potência. De um modo geral, menos transistores são desejáveis para reduzir a dissipação de potência, no entanto, longas cadeias de transistores, necessários para implementar funções lógicas específicas, conduz ao aumento do tempo de transição, e, portanto, maior dissipação de energia. A fim de evitar este efeito, construímos uma função de mapeamento, com base no tamanho dos transistores, de forma a evitar um tempo de transição lento e minimizar o número de transistores. O uso deste método demonstrou ser eficaz para o ajuste fino de circuitos de baixa potência, resultando em uma redução média de 6.35% no consumo dinâmico e de 8.26% no consumo estático em comparação com a metodologia baseada em biblioteca de células. Como trabalho adicional, é apresentado um fluxo automatizado de mapeamento lógico e capaz de gerar redes de transistores específicas para cada projeto, tornando possível sua utilização em ferramentas de desenvolvimento tradicionais. / In complex integrated circuits, power and performance have moved in opposite directions making the design of low-power devices a highly costly task. Traditionally, integrated circuit design companies adopt many techniques to ensure power requirements, however, techniques based on cell library has become a bottleneck for the development process. As the design complexity and density increase, greater will be the power dissipated, and thus its reduction becomes more important. Seeking to increase the power reduction capability, designers have applied different techniques for each level of the design flow abstraction. At the physical level, so as to bypass the limits of cell libraries, the development of specifically designed cells has become a routine for designs with large power constraints. Observing this requirement, this work aims to investigate the implementation and optimization of digital static CMOS (Complementary Metal-Oxide-Semiconductor) cell at transistors level, and the use of library free design methodology as a resource for designing low power systems. In general, fewer transistors are desirable to reduce power dissipation, however, long chains of transistors, necessary for implementing specific logical functions, leads to the increase of the transition time, and hence greater energy dissipation. In order to avoid this effect, we constructed a mapping function, based on transistor size, in order to avoid slow transition time and minimize the number of transistors. The use of this method has proven effective for fine adjustment low power circuits, resulting in an average reduction of 6.35% in dynamic power and 8.26% in static power as compared with the cell library based methodology. As further work, an automated flow set is presented for the logical mapping able to generate specific networks of transistors for each design, making possible their use in traditional design tools.

Existe um consenso de que os transistores CMOS irão em breve ultrapassar a barreira nanométrica, permitindo a inclusão de um enorme número desses componentes em uma simples pastilha de silício, mais ainda do que a grande densidade de integração vista atualmente. Entretanto, também tem sido afirmado que este desenvolvimento da tecnologia trará juntamente conseqüências indesejáveis em termos de confiabilidade. Neste trabalho, três aspectos da evolução tecnológica serão enfatizados: redução do tamanho dos transistores, aumento da freqüência de relógio e variabilidade de componentes analógicos. O primeiro aspecto diz respeito à ocorrência de Single Event Upsets (SEU), uma vez que a carga armazenada nos nós dos circuitos é cada vez menor, tornando o circuito mais suscetível a esses tipos de eventos, principalmente devido à incidência de radiação. O segundo aspecto é também relacionado ao choque de partículas radioativas no circuito. Neste caso, dado que o período de relógio tem se tornado menor, os Single Event Transients (SET) podem ser capturados por um latch, e interpretado como uma inversão de estado em um determinado bit. Finalmente, o terceiro aspecto lida com a variabilidade de componentes analógicos, a qual tende a aumentar a distância entre o projeto e o teste analógico e o digital. Pensando nesses três problemas, foram propostas três diferentes soluções para lidar com eles. Para o problema do SEU, um novo paradigma foi proposto: ao invés do uso de redundância de hardware ou software, um esquema de redundância de sinal foi proposto através de uso de sinais modulados em sigma-delta. No caso do SET, foi proposta uma solução para o esquema de Triple Modular Redundancy (TMR), onde o votador digital é substituído por um analógico, reduzindo assim as chances de ocorrência de SET. Para concluir, para a variabilidade de componentes analógicos, foi proposto um filtro de sinal misto no qual os componentes analógicos críticos são substituídos por partes digitais, permitindo um esquema de teste completamente digital, uma fácil substituição de partes defeituosas e um aumento de produtividade. / It has been a consensus that CMOS transistor gate length will soon overcome the nanometric barrier, allowing the inclusion of a huge number of these devices on a single die, even more than the enormous integration density shown these days. Nevertheless, it has also been claimed that this technology development will bring undesirable consequences as well, for what regards reliability. In this work, three aspects of technology evolution will be emphasized: transistor size shrinking, clock frequency increase and analog components variability. The first aspect concerns the occurrence of Single Event Upsets (SEU), since the charge stored in the circuit nodes becomes ever smaller, making the circuit more susceptible to this kind of events, mainly due to radiation incidence. The second aspect is also related to the hit of radiation particles in the circuit. In this case, since clock period becomes smaller, Single Event Transients (SET) may cross the entire circuit and can possibly be latched and interpreted as a state inversion of a certain bit. Finally, the third aspect deals with the analog components variability, which tends to increase the gap between the analog and digital design and test. Thinking about these three problems, we have proposed three different solutions to deal with them. To the SEU problem, a new paradigm has been proposed: instead of hardware or software redundancy, a signal redundancy approach has been proposed through the use of sigma-delta modulated signals. In the SET case, we have proposed a solution for the Triple Modular Redundancy (TMR) approach, where the digital voter is substituted by an analog one, thus reducing the chances of SET occurrence. To conclude, for the analog components variability, we have proposed a mixed-signal filter solution where critical analog components are substituted by digital parts, allowing a complete digital test approach, an easy faulty parts replacement and yield increase.

Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório de Microeletrônica (LμE) do Instituto de Física da UFRGS. Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do pacote de software ISE-TCAD, o processo e os dispositivos foram simulados. Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível 3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha nas regiões fonte/dreno do transistor PMOS. Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos micro-estruturados. / An analog-to-digital converter chip was fabricated with a new developed poly-Si gate 5μm p-well CMOS technology in the Laboratory of Microelectronics of Instituto de Física, Universidade Federal do Rio Grande do Sul. New equipments were purchased or built for the development of this technology. Test structures like p-type and n-type Poly-Si/SiO2/Si MOS capacitors, PMOS and NMOS transistors, inverter and output buffer were included in the chip design. The set of 8 chromium lithography masks was ordered from DuPont, USA. After processing the chip, electrical measurements of the test structures, and circuit modules were performed. The ISE_TCAD simulation software was used for technology adjustment. These simulations were used to obtain data like effective channel length, junction depth, and also to determine the critical steps of the technological process. Measurements in test wafers during processing, DC electrical measurements of the fabricated PMOS and NMOS transistors and Agilent ADS (Advanced Design System) software were used during the design parameters extraction, applying the SPICE level 3 model. The analysis of the collected data permitted the technology list verification and pointed two main problems: very high boron concentration in the well and high sheet resistance of source/drain regions of PMOS transistors. The main result of this work was the integration between the ISE_TCAD simulation tool and the installed set of equipments in the clean room of the Laboratory of Microelectronics, giving the necessary infrastructure for new technologies and microdevices developments.

Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados aspectos de regularidade, principalmente na camada de polisilício. A técnica de folding foi explorada em conjunto com a regularidade como possível metodologia de projeto voltada para a minimização dos efeitos da variabilidade de processo. Leiautes de portas lógicas complexas e básicas foram criadas utilizando tecnologia em 65nm. Os netlists dos leiautes extraídos foram simulados utilizando modelos que refletiam os efeitos da variabilidade sobre os parâmetros tecnológicos mais afetados pela variabilidade de processo. Os parâmetros selecionados para este experimento foram a largura (W) e comprimento (L) do canal do transistor, espessura do óxido de porta (Tox) e a mobilidade (μ0) das cargas. Os dados referentes ao pior caso envolvendo atraso e potência consumida de cada porta foram utilizados como métricas de comparação. Os resultados encontrados demonstram que a utilização da técnica de folding juntamente com aspectos de regularidade tornaram os experimentos menos sensíveis às variações do processos de manufatura de circuitos integrados. Essas reduções de sensibilidade chegaram em algumas situações à 33.22% para as portas básicas e de 28.96% para as portas complexas. A adição de folding e regularidade da camada de polisilício, trazem desvantagens significativas em área e potência consumida de cada porta. Pelos experimentos realizados é possível verificar aumento superior a 100% em área de algumas portas e de até 20.54% de aumento em potência. A união destas duas técnicas pode ser utilizada para tornar, por exemplo, o caminho crítico de um circuito integrado mais robusto quanto as variações de temporização e de potência. / This paper aims to explore for design techniques that allow the minimization of the effects of process variability on the electrical behavior of integrated circuits. To this work were discussed aspects of regularity, especially in poly-silicon layer. The technique of it folding was explored in conjunction with the regularity as possible design methodology aimed to minimizing the effects of process variability. Complex and basic layouts logic gates were built using 65nm technology. The it netlists extracted from layouts of the gates were simulated using models that reflected the effects of variability on the main technological parameters such as W, L, Tx, mu0 of the charges. The worst delay of each port and power consumption parameters were used for comparison in this work. The results show that using the it folding with regularity aspects of the experiments turns the layout gates less sensitive to process variations. These sensitivity reductions reached in some situations to 33.22 % for the basic gates and 28.96 % for the complex gates created. This techniques brings significant disadvantages in size and power consumption. For the experiments you can check increase of over 100% in area and up than 20,54% increase in power. These techniques should be used with discretion, especially on projects where there are area or consumption restrictions.

Orientador: José Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-17T22:39:39Z (GMT). No. of bitstreams: 1 Garcia_AlexandreDavidRinco_M.pdf: 2843880 bytes, checksum: ecc88d93aeb48f3dad51bc6b4d4fe6f4 (MD5) Previous issue date: 2011 / Resumo: Neste trabalho é apresentado um estudo que visa otimizar os sistemas de ripple counter mediante a utilização de relés de estado sólido (FET). Com a utilização de relés de estado sólido para ripple counter é possível não apenas economizar recursos com a montagem do circuito, mas também inserir proteções inerentes ao FET. Este trabalho também mostra que é possível compensar as variações de camada devidas ao aumento da temperatura. Os sistemas atuais utilizam relés comuns e circuitos agregados; este trabalho demonstra que o uso de relés de estado sólido em aplicações de ripple counter, considerando as variações de temperatura da junção, é, não apenas viável, como também uma solução que agrega maior valor ao produto / Abstract: In this work a deep study to optimize ripple counter systems utilizing solid state relays (FET) is presented. The usage of solid relay for ripple counter will be possible not only saving money on external circuits but also inserting inherent protection's FET. This work shows that is possible to compensate the layer variations due to temperature's increasing. The currently systems use common relays and aggregates circuits, but the description above demonstrates that the usage of solid-state relay in ripple counter applications considering the junction temperature variations is not only feasible but also a better solution / Mestrado / Eletrônica, Microeletrônica / Mestre em Engenharia Elétrica

Orientador: Jacobus Willibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-05T07:19:34Z (GMT). No. of bitstreams: 1 Goes_MarcosAugustode_M.pdf: 31444750 bytes, checksum: e7c5cce48b9c9ec73f1804fee26b6062 (MD5) Previous issue date: 2005 / Resumo: Esta dissertação de mestrado descreve o estudo, projeto e implementação de um receptor optoeletrônico integrado (OEIC) utilizando a tecnologia de transistores bipolares de heterojunção (HBT), fabricados a partir do material semicondutor arseneto de gálio. A grande vantagem deste transistor é o seu alto ganho e baixa resistência de base, o qual possibilita operações na faixa de gigahertz. A integração do estágio de fotodetecção, feita por um fotodiodo do tipo PIN, com o circuito de amplificação em um mesmo circuito integrado é possível, pois o fotodetector é construído com as camadas de base, coletor e subcoletor do transistor HBT. Com isso, as resistências, capacitâncias e indutâncias parasitas presentes na conexão entre estes dois estágios são minimizadas. Isto permite aos receptores monolíticos trabalharem em freqüências mais altas em relação aos receptores híbridos. O circuito fabricado opera com fontes de luz no comprimento de onda de 850 nm e pode ser utilizado em redes locais de curta distância (LAN) / Abstract: This master degree dissertation describes the study, project and implementation of an optoelectronic integrated circuit (OEIC) using the heterojunction bipolar transistors (HBT) technology over a gallium arsenide substrate. The major advantage of this transistor is its high gain and low base resistance, allowing operation at frequencies in the range of gigahertz. The integration of the photodetection stage, performed by a PIN photodetector, with the amplifier circuit in a single chip is possible because the photodetector is built from the base, collector and subcollector layers of the HBT transistor. Thus, the parasitic resistances, capacitances and inductances between the connection of these two stages are minimized. In this way, monolithic receivers can operate at higher frequencies than hybrid receivers. The fabricated circuit is intended to work with 850 nm light sources and can be used in local area networks (LAN) / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Peter Jurgen Tatsch / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-26T20:42:26Z (GMT). No. of bitstreams: 1 Lujan_GuilhermeSansigolo_M.pdf: 5462172 bytes, checksum: 09721e74042e0485f807f7ac21a8ad3d (MD5) Previous issue date: 2000 / Resumo: Neste trabalho são caracterizados filmes finos de WN e AlN obtidos por sputtering DC em ambiente de Nitrogênio. Diodos Schottky sobre GaAs são utilizados para caracterizar os filmes de WN. Os diodos são submetidos a tratamentos térmicos visando o estudo da estabilidade térmica dos contatos, ensaiando a fabricação dos transistores MESFET. A caracterização dos diodos é baseada em medidas I-V para a obtenção do fator de idealidade e da altura de barreira Schottky. Os dispositivos estáveis termicamente apresentaram valores de 1,3 e 0,55 eV respectivamente. Os diodos ainda foram submetidos a passivação por plasma. Os filmes de AlN foram caracterizados a partir de capacitores MIS, obtendo-se a constante dielétrica e a densidade de cargas do filme, de 8,7 e 0,9xl011cm-2 respectivamente. Os Fihnes de AlN também foram usados satisfatoriamente como capa para implantação iônica e recozimento, que também é uma etapa de processamento de transistores MESFET / Abstract: Tungsten Nitride (WN) and Aluminum Nitride (AlN) thin films were deposited by DC sputtering in Nitrogen ambi~nt and characterized in this work. Gallium Arsenide Schottky diodes were used in the characterization of WN films. The diodes were subject to thermal treatments to study the thermal stability of the contacts, as in the fabrication process of MESFET transistors. The diodes characterizations were based in I-V measurements to obtain the ideality factor(n) and the Schottky barrier height(?b). The thermally stable devices show n=1.3 and { ?b =O.55eV respectively. The diodes were also submitted to a plasma passivation processo The AlN thin films were characterized using MIS capacitors and the dielectric constant and effective charge density obtained were 8.7 and O.9x1011 cm-2 respectively. The AlN films were used satisfactory as a cap layer to íon implantation and annealing, which is a process step of MESFET transístors / Mestrado / Mestre em Engenharia Elétrica