O transistor de efeito de campo por aletas de porta tripla de corpo (Bulk-FinFET) é um dispositivo com aplicações comerciais e possui algumas vantagens sobre os FinFETs de porta tripla SOI (Silício sobre Isolante - Silicon on Insulator). Estas vantagens são devidas ao custo da lâmina mais competitivo e maior quantidade de fabricantes de lâmina de silício, além da compatibilidade com processos de tecnologias convencionais de substrato de silício e melhor dissipação térmica. Aplicações aeroespaciais estão sujeitas à incidência das radiações ionizantes de partículas e eletromagnéticas. Os efeitos permanentes das radiações ionizantes criam cargas positivas nos óxidos dos transistores. São afetados os óxidos de porta e os óxidos de isolação, podendo levar os transistores a degradação e falha. Neste trabalho foi avaliado o impacto das radiações ionizantes de prótons de 60 MeV em FinFETs de porta tripla de corpo. O seu desempenho elétrico em aplicações de CIs CMOS analógicos após as radiações ionizantes comparando-os com dispositivos não radiados. Esta radiação possui de uma energia radiante bem maior que as radiações ionizantes presentes nas regiões do espaço visando o estudo do pior caso. Por isso se estes dispositivos funcionarem com essas radiações ionizantes extremas, acreditamos que irão funcionar nas regiões que contêm as radiações ionizantes naturais. Foram estudados FinFET\'s do tipo-n e do tipo-p. Os dispositivos estudados foram irradiados não polarizados. Foram extraídas curvas da corrente de dreno em função da tensão aplicada na porta em baixos e altos campos elétricos longitudinais e verticais e avaliado o comportamento dos dispositivos nas regiões de corte e condução. Foi medida também a curva da corrente de dreno em função da tensão aplicada no dreno para a obtenção dos principais parâmetros analógicos, como o ganho de tensão intrínseco, a transcondutância máxima em saturação e a condutância de saída. Todas as curvas foram extraídas para FinFETs de porta tripla de corpo com deferentes dimensões de comprimentos de canal (35, 70, 130 e 1000 nm) e diferentes larguras das aletas (20, 130 e 1000 nm). Devido às cargas induzidas no óxido de isolação pelas radiações ionizantes de prótons, os dispositivos com larguras das aletas mais estreitas apresentaram altas correntes de fuga no dreno na região de corte, tanto com campo elétrico longitudinal decorrente de uma polarização de dreno de 50 mV, quanto para campo elétrico longitudinal decorrente de uma tensão de dreno de 800 mV. Foi observado também, reduções nos valores das tensões de limiar nos dispositivos radiados em torno de 50 mV nos dispositivos estudados quando comparado as condições dos dispositivos pré-radiados. Nos parâmetros analógicos, houve redução significativa no ganho intrínseco de tensão nos dispositivos do tipo-n com maior comprimento de canal após as radiações ionizantes, ao comparar com dispositivos não radiados. O ganho intrínseco de tensão nos dispositivos tipo-n não radiado com comprimento de canal de 1000 nm é em torno de 55 dB. Este valor foi reduzido para cerca de 40 dB nos dispositivos com comprimento de canal de 1000 nm após a radiação. A principal influência na degradação do ganho intrínseco de tensão se deve a alteração da condutância de saída nos dispositivos radiados com comprimento de canal de 1000 nm. / The bulk triple gate fin field effect transistor (Bulk-FinFET) is a devie with comercial aplication and have some advantages versus triple gate SOI (silicon on insulator) FinFET. These advantages are due the low cost of wafer and more quantity of manufacturers; also process more compatible with conventional technologies of silicon substrate and better thermal dissipation. Aerospace applications are subject to particles and electromagnetic ionizing radiation. The permanent effects of ionizing radiation create positive charges on transistor oxide. The gate and isolation oxide are affect by ionizing radiation can lead degrade and failures. This work evaluates the influence of 60 MeV proton ionizing radiation in bulk FinFETs. The electrical performance on analogs CMOS ICs application after ionizing radiation when compared with non-radiated devices. This radiation has a radiant energy higher than ionizing radiation present on space regions, so this work looks the worst case. So if these devices work with these extreme ionizing radiations, these devices will work in natural environment. It was studied n type and p type FinFETs. The studied devices were irradiated non polarized. It were extracted figures of drain current in function of gate voltage in low and high, longitudinal and vertical electrical field, was evaluated the devices behavior on off and conduction region. The extracted, also, the figure of drain in function of gate voltage to obtain the main analog parameters, like intrinsic voltage gain, maximum transconductance in saturation and output conductance. All the figures was extracted for tri gate bulk FinFETs with different channel length dimensions (35, 70, 130 and 1000 nm) and different weight fins (20, 130 and 1000 nm). Due induced charges on isolation oxide by proton ionizing radiation, the devices with narrow fins presented high leakage current on off region, in both longitudinal electrical fields, with 50 mV and 800mV polarization in drain voltage. It was observed also, reduction on threshold voltage on radiated devices around 50 mV if compared with non-radiated devices. In the analog parameters has a significant reduction on voltage intrinsic gain on largest channel length n type devices after ionizing radiation when compared with non-radiated devices. The intrinsic voltage gain on non-radiated n type devices with 1000 nm of channel length is around of 55 dB and this value was reduced to 40 dB on 1000 nm of channel length radiated devices. The main influence on voltage intrinsic gain degradation due to change on output conduction on 1000 nm of channel length radiated devices.

Este trabalho foi realizado tendo como objetivo o estudo do ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI FinFET em relação aos efeitos de tensionamento e radiação, através da utilização de dados experimentais e de um modelo analítico. Foram analisados primeiramente os parâmetros básicos de tensão de limiar e transcondutância, nos quais está baseado todo o modelo e verificado a influência dos efeitos do tensionamento e da radiação nos mesmos, para analisar o comportamento da tensão de porta no ponto ZTC em dispositivos do tipo n. Foram utilizados dispositivos com três dimensões de largura de aleta (fin) diferentes, 20nm, 120nm e 370nm e comprimento de canal de 150nm e de forma comparativa em dispositivos de 900nm, em quatro lâminas diferentes, sem/com tensionamento e/ou sem/com radiação. A tensão de limiar sofre grande influência do tensionamento, enquanto a radiação tem menor efeito na tensão de limiar na faixa estudada, passando a ter maiores significâncias nos dispositivos tensionados com maior largura de aleta. A transcondutância também sofre maior influência do efeito de tensionamento, sendo neste parâmetro a alteração pelo efeito da radiação muito menor. Contudo estes dois parâmetros geram outros dois parâmetros essenciais para análise do ZTC, que são obtidos através das suas variações em relação a temperatura. A variação da tensão de limiar em relação à temperatura e a degradação da transcondutância também pela temperatura (ou fator c: degradação da mobilidade pela temperatura), influenciam diretamente na eventual variação do ponto de ZTC com a temperatura. Quando estas influências são pequenas ou atuam de forma a compensarem-se mutuamente, resultam em valores de ZTC mais constantes com a temperatura. A tensão de limiar influência direta e proporcionalmente no valor da tensão de ZTC em amplitude, enquanto a degradação da mobilidade (transcondutância) atua mais na constância do ZTC com a temperatura. Com base nestes mesmos parâmetros e com ajustes necessários no modelo foram estudados dispositivos com as mesmas características físicas, porém, do tipo p, onde os resultados encontrados tiveram relação a característica de funcionamento deste outro tipo, ficando claro a inversão da significância dos efeitos quanto a variação da temperatura. O modelo simples e analítico utilizado para o estudo do ZTC foi validado para esta tecnologia, já que foi encontrado valores de erro entre valores experimentais e calculados com um máximo de 13% incluindo toda a faixa de temperatura e a utilização dos efeitos de radiação e tensionamento, tendo mostrado valores discrepantes somente para alguns casos de largura da aleta maiores, que mostraram ter uma pequena condução pela interface canal/óxido enterrado antes da condução na primeira interface, não prevista no modelo. / This work was performed with the aim of the study of the invariant point with temperature (called ZTC - Zero temperature Coefficient) for transistors made with SOI FinFET structure in relation to the mechanical stress and irradiation effects, through of the use of experimental data and an analytical model. Were first analyzed the basics parameters as threshold voltage and transconductance, in which all the model is based and was verified the influence of the mechanical stress and irradiation effects on these parameters, for analyze the gate voltage\'s behavior on ZTC point in n type devices. Were used devices with three different width fin dimensions, 20nm 120nm and 370nm and channel length of 150nm and in a comparative way with 900nm length devices, in four different waffles, with/without mechanical stress and/or with/without irradiation. The threshold voltage suffers big influence from stress, while the irradiation has less effect on the threshold voltage in the studied band, becoming to have more significance on the stressed devices with larger fin width. The transconductance also suffers more influence of the stress effect, being on this parameter the variation caused by irradiation effect smaller. However, these two parameters generate others two essentials parameters for the ZTC analysis, they are obtained through of the previous parameters variation by the temperature. The threshold voltage variation by the temperature and the tranconductance degradation by the temperature (or c factor: mobility degradation by the temperature), influence directly on the eventual variation of the ZTC point by the temperature. When these influences are small or act by the way to compensate mutually, result at ZTC values more constant with the temperature. The threshold voltage influence direct proportionality on the ZTC voltage\'s value at amplitude, while the mobility (transconductance) degradation act more on ZTC stability with the temperature. Based in these same parameters and with necessaries adjusts on the model, were studied devices with the same physic characteristics, but of the p type, where the founded results had relation with the work characteristics of this other type, becoming clear the inversion of significance of the effects by the temperature variation. The simple and analytical model used for the ZTC study was validated for this technology, since it was found error values between experimental data and calculated data with a maximum of 13%, shown discrepant values only for some cases of larger fin widths, that shown to have a small conduction by the channel/buried oxide interface before of the first interface\'s conduction, not previewed in the model.

Nesse trabalho de mestrado estudou-se o comportamento elétrico de transistores verticais de múltiplas portas (3D) sobre isolante (SOI FinFET) sob o efeito da radiação de prótons em baixa temperatura, por meio de métodos experimentais e simulações numéricas. Inicialmente, foram comparados os comportamentos dos transistores antes e depois de serem submetidos à radiação de prótons, em temperatura ambiente. Esta análise foi realizada tanto para dispositivos com canal do tipo p quanto do tipo n, estudando-se tanto como as características analógicas são alteradas após o dispositivo ser irradiado por prótons com uma energia de aproximadamente 60 MeV quanto as características digitais. Estudou-se os efeitos da dose total ionizante (TID) nos dispositivos SOI FinFETs. Estes efeitos se manifestam de formas diferentes, muitas vezes opostas, para transistores nMOS e pMOS. Os efeitos da radiação na inclinação de sublimiar (SS) dos pFinFETs, por exemplo, resultaram em uma melhoria da velocidade de chaveamento, enquanto que os nFinFET sofreram uma degradação. Já a variação negativa da tensão de limiar (VT), uma vez que a maior parte das cargas acumuladas no óxido são positivas, deixa os transistores pMOS mais imunes a corrente parasitária da segunda interface, e novamente degrada as características dos nMOS. Os transistores com aletas mais largas têm uma maior área de óxido enterrado abaixo do filme de silício, o que resulta em um maior acúmulo de cargas. Portanto, a degradação dos parâmetros foi mais acentuada do que em dispositivos com aletas mais estreitas. Transistores com canal curto estão sujeitos aos efeitos de canal curto e se mostraram mais suscetíveis à radiação de próton na região de sublimiar. Além da análise dos parâmetros básicos, realizou-se uma análise de compromisso entre três parâmetros analógicos: a eficiência do transistor (gm/ID), a frequência de ganho unitário (fT) e o ganho intrínseco de tensão (AV). Eles foram estudados em função do coeficiente de inversão (IC), sendo possível verificar o comportamento dos dispositivos em cada regime de inversão e, posteriormente, o melhor compromisso entre os parâmetros, para uma dada aplicação. Em baixas temperaturas foi também observado que enquanto para os parâmetros digitais, os transistores de canal p mostraram um melhor desempenho quando focando os parâmetros digitais (tensão de limiar e inclinação de sublimiar), nFinFETs mostraram-se mais imunes a radiação de prótons em baixa temperatura, quando analisados os parâmetros analógicos como o ganho intrínseco de tensão (resposta mais estável à radiação em baixas temperaturas). / This master degree\'s dissertation aims to study the low temperature electrical behavior of tridimensional transistors on insulator (SOI FinFET) under the effects of proton radiation, through experimental methods and numeric simulations. Initially, it was compared the transistors\' behavior before and after they have been subjected to proton radiation, at room temperature. This analysis was performed for both p- and n-channel devices, studying how the analog parameters change after the devices are irradiated by protons with approximately 60 MeV energy. The effects of total ionization dose on SOI FinFET devices were studied. These effects are manifested in different, very often opposing ways for nMOS and pMOS transistors. The radiation effects on the subthreshold slope (SS) in pFinFETs, for example, resulted in a switching speed improvement, while the nFinFETs were degraded. Also, the negative shift in the threshold voltage (VT), as most of the oxide trapped charges are positive, made the pMOS transistors more immune to the parasitic current at the second interface, and, again, the nMOS ones had their characteristics degraded. The wide-fin transistors have a bigger oxide area beneath the silicon film, which results in a greater charge buildup. Hence, the parameter degradation was more substantial than for narrow-fin devices. Short-channel transistors are subject to short-channel effects and showed themselves more susceptible to proton irradiation at the subthreshold region. In addition to the basic parameter analysis, it was done a tradeoff analysis between three analog parameters: the transistor efficiency (gm/ID), the unit gain frequency (fT) and the intrinsic voltage gain (AV). They have been studied as a function of the inversion coefficient (IC), where it was possible to observe the devices\' behavior for each inversion regime and, after, the best tradeoff between the parameters, for a given application. At low temperature, it was also observed that while pFinFETs have a better performance when looking at digital parameters VTH and SS after irradiation, nFinFETs showed more immunity to proton radiation when analyzed from their analog parameter with a more stable response to low temperatures.

elementares da eletrônica orgânica, vêm sendo desenvolvidos e integrados para realização de dispositivos eletrônicos de baixo custo, alto volume e flexíveis. Nesta tese foi proposta uma tecnologia para a construção de OFETs sobre substrato flexível e a caracterização destes dispositivos foi feita. Transistores com diferentes comprimentos de canal (L= 5, 10, 20 e 40 μm) foram construídos e avaliados. As características e configuração do poli (álcool vinílico) (PVA) como dielétrico de porta foram definidas através da otimização da reticulação, grau de hidrólise e peso molecular. O PVA utilizado como dielétrico de porta foi de alto peso molecular, hidrolização incompleta e reticulado com dicromato de amônia. O desafio de compatibilização entre os filmes de PVA e poli (3-hexiltiofeno) (P3HT) com diferentes polaridades foi superado e abriu caminho para construção de OFETs e capacitores, estes últimos usados para extrair a capacitância por unidade de área do conjunto PVA-P3HT. Os processos desenvolvidos de fotolitografia e de oxidação por plasma de oxigênio possibilitaram a construção de transistores flexíveis inéditos de Ni-P3HT-PVA-Al com uma arquitetura top-gate, bottom-contacts. Os transistores apresentaram boas características de saída, baixa tensão de operação (< |-6 V|), boa mobilidade (0,015 cm2/V*s) e razões ION/IOFF aceitáveis (~300). A resistência de contato e mobilidade efetiva foram obtidas através do método de linhas de transmissão. Uma boa estabilidade temporal foi atingida, porém ocorreram instabilidades na operação quando os transistores foram testados. A corrente do transistor não se manteve estável, primeiramente aumentou e depois diminuiu com a realização de sucessivas medidas. As razões deste comportamento foram discutidas. Inversores foram demonstrados e caracterizados. O aperfeiçoamento da tecnologia desenvolvida possibilitará a construção de circuitos orgânicos analógicos e digitais para aplicações cotidianas que demandem baixo custo e alto volume. / Organic field effect transistors (OFETs), the elementary components of organic electronics, are constantly developed and integrated to realize low cost, high volume, flexible electronic devices. In this thesis a technology for creating OFETs on flexible substrates is proposed and their characterization is performed. Flexible transistors with different channel lengths (L= 5, 10, 20 and 40 μm) were built and evaluated. The characteristics and configurations of the poly (vinyl alcohol) (PVA) as gate dielectric were defined through the optimization of crosslinking, the degree of hydrolysis and the molecular weight. The chosen PVA is cross-linked with ammonium dichromate, has a high molecular weight and incomplete hydrolization. The challenge of integrating polymers of different polarities: PVA and poly (3-hexyl thiophene) (P3HT), the chosen organic semiconductor, was overcome and opened a path to the construction of OFETs and capacitors. From the later capacitance per unit area was extracted. The developed processes of photolithography and oxygen plasma etching allowed the construction of unprecedented Ni-P3HT-PVA-Al flexible top-gate, bottomcontacts transistors. The transistors showed good output characteristics, low operation voltages (< |-6 V|), acceptable carrier mobilities (0,015 cm2/V*s) and ION/IOFF fractions (~300). Contact resistance and effective mobility were extracted through transmission line method. The transistors showed great temporal stability, but when operated instabilities occurred. The transistor output current first increased and later degraded with successive testing. Organic PMIS inverters were demonstrated and characterized. The optimization of this technology may lead to construction of flexible logic organic devices for everyday applications.

Orientador: Neri Alves / Banca: Sidney Alves Lourenço / Banca: Edson Laureto / Banca: Lucas Fugikawa Santos / Banca: José Antonio Malmonge / Resumo: Transistores de filme fino de ZnO, cujo desempenho depende das condições de preparação da camada de ZnO e do dielétrico de gate, tem sido aplicados como sensores de radiação ultravioleta (UV), visando prevenir danos à saúde da pele. Este trabalho tem como objetivo a fabricação de transistores de ZnO/Al2O3, mediante o estudo simultâneo dos parâmetros relacionados à preparação das camadas de ZnO e Al2O3, bem como, o de transistores com dielétrico padrão (ZnO/SiO2) submetidos a diferentes condições de funcionamento. Estes estudos visam encontrar quais condições viabilizam as aplicações dos transistores como sensor UV. Os experimentos englobam a deposição de filmes de ZnO tanto por sputtering de um alvo de ZnO, quanto por spray pirolise de uma solução de acetato de zinco. O dielétrico SiO2 foi obtido comercialmente, enquanto que o Al2O3 foi crescido por anodização. Os transistores foram fabricados em diversas condições, as quais foram estabelecidas pelos métodos de planejamento experimental Taguchi e Plackett-Burman. As respostas das caracterizações foram interpretadas por técnicas de estatística (ANOVA). Os resultados demonstram que Al2O3 otimizado exibe correntes de fuga de até 10E-10 A e constante dielétrica de ~13. A identificação dos parâmetros mais importantes na preparação de filmes de ZnO por spray pirólise, permitiram produzir transistores de ZnO/Al2O3 com mobilidades de ~4,5 cm2/Vs. Os sensores UV, usando transistores de ZnO/SiO2 apresentaram mobilidades de 0,1 a 12 cm2... (Resumo completo, clicar acesso eletrônico abaixo) / Abstract: ZnO thin film transistors have been applied as ultraviolet (UV) radiation sensors in order to prevent damage to skin's health. However, the performance of ZnO transistor depends on the preparation conditions of both ZnO layer and gate dielectric. This work aims to produce and evaluate ZnO/Al2O3 transistors by studying simultaneously the parameters regarding the preparation of ZnO and Al2O3 layers, as well as the fabrication of ZnO transistors with a standard dielectric (ZnO/SiO2), under different conditions of working. It is intended to investigate the conditions to apply ZnO transistors as UV sensor. The experiments involve the deposition of ZnO films by sputter coating and spray pyrolysis of a solution of zinc acetate. SiO2 dielectric was commercially purchased, while Al2O3 was grown by anodization. The transistors were fabricated under different conditions, which were established by both experimental design Taguchi and Plackett-Burman methods. The responses from the characterization were interpreted by statistical techniques (ANOVA). The results showed that optimized Al2O3 films exhibit leakage current until 10E-10 A and dielectric constant of ~13. It was essential to identify the most important parameters regarding to preparation of ZnO films by pyrolysis spray in order to fabricate ZnO/Al2O3 transistors with mobilities of ~4,5 cm2/Vs. UV sensors based on ZnO/SiO2 transistors showed mobilities from 0,1 to 12 cm2/Vs and demonstrated that the sensitivity of the UV sensor de... (Complete abstract click electronic access below) / Doutor

Frente à crescente necessidade de que novas tecnologias sejam capazes de operar com confiabilidade em ambientes hostis, a análise dos efeitos da radiação ionizante em dispositivos semicondutores se tornou um ramo de pesquisa em contínua ascensão, contribuindo para o desenvolvimento de tecnologias estratégicas e promovendo o aprimoramento científico e o desenvolvimento tecnológico da humanidade. Por outro lado, a atual tecnologia CMOS de fabricação de circuitos integrados apresenta sinais de limitação, em grande parte, devido às características físicas inerentes ao seu princípio de funcionamento, sendo necessário, portanto, que dispositivos com novos mecanismos de operação e geometrias sejam desenvolvidos. Dentre eles, transistores de tunelamento induzido por efeito de campo (TFET) se destacam por apresentarem menor corrente de dreno quando desligados e a possibilidade de se atingir inclinações de sublimiar abaixo do limite teórico estabelecido por dispositivos MOSFET de 60 mV/déc à temperatura ambiente, permitindo-se a redução da tensão de alimentação dos transistores para cerca de 0,5 V. Buscando contribuir com as necessidades destas duas áreas de pesquisa, neste projeto de mestrado, foi analisado o comportamento de TFETs de silício com porta tripla, fabricados sobre lâmina SOI (silício sobre isolante), submetidos a até 10 Mrad(Si) de dose acumulada total enquanto não polarizados, gerada por uma fonte de prótons de 600 keV de energia. Em uma análise inicial, após exposição de dispositivos de 1 µm de largura de aleta a uma dose de 1 Mrad(Si), foi possível observar uma redução no nível corrente de dreno de estado ligado do dispositivo (ION ? 300 pA) de até 10%, não associada à uma alteração da corrente de porta. Além disso, o efeito da radiação nesses transistores reduz de 10% para 2% quando se aumenta o comprimento do canal de 150 nm para 1 µm. As razões para ambos os fenômenos foram discutidas com base na competição entre os efeitos de divisão da corrente de dreno na primeira e segunda interfaces e do aumento da resistência de canal em dispositivos mais longos. Para uma análise em função da dose acumulada total, dispositivos SOI TFET e SOI MOSFET, ambos de porta tripla, foram caracterizados eletricamente 14 dias após cada etapa de irradiação. De maneira geral, dispositivos de ambas as tecnologias, com largura de aleta igual a 40 nm, apresentaram baixa susceptibilidade aos efeitos cumulativos da radiação ionizante. No entanto, quando considerados dispositivos com largura de aleta muito maior que a altura da aleta (WFIN = 1 µm), nos quais a influência das portas laterais sobre o acoplamento eletrostático do canal é praticamente inexistente, transistores túnel-FET se destacaram positivamente. Esses dispositivos se mostraram resistentes aos efeitos de dose ionizante total (TID) mesmo para doses de 5 Mrad(Si), enquanto os transistores SOI MOSFET apresentaram uma variação gradual de seus parâmetros a cada dose acumulada. Um exemplo disso é a variação observada na inclinação de sublimiar, de 32,5% nos transistores SOI MOSFET e 5,6% nos transistores SOI TFET. Somente após 10 Mrad(Si) de irradiação por prótons é que os TFETs de aleta larga apresentaram variações mais significativas em sua curva de transferência (ID x VG). Tanto para a configuração como tipo P quanto para a configuração como tipo N, notou-se um deslocamento de até 80 mV da curva de transferência do dispositivo para a esquerda, provocado, segundo análise via simulações, pelas cargas fixas positivas geradas pela irradiação no óxido enterrado do dispositivo. Adicionalmente, foi possível observar um aumento da corrente de tunelamento assistido por armadilhas (TAT) nesses dispositivos, provocada pelo aumento da densidade de estados de interface causada também pelos efeitos de TID. O aumento de TAT foi reconhecido como o principal responsável pela degradação de 23,3% da inclinação de sublimiar dos TFETs, com WFIN igual 1 µm, após 10 Mrad(Si). Apesar das mudanças observadas, foi possível se sugerir, através da comparação com transistores SOI MOSFET de dimensões equivalentes, que transistores de tunelamento induzido por efeito de campo podem, futuramente, se tornar referência no quesito imunidade aos efeitos de dose ionizante total. / In light of the increasing need for new technologies to be able to operate reliably in harsh environments, the analysis of the effects of ionizing radiation on semiconductor devices has become a continually rising field of research, contributing to the development of strategic technologies and promoting scientific improvement and technological development of humankind. On the other hand, the current CMOS technology for the manufacture of integrated circuits shows signs of limitation, mostly, due to the physical characteristics inherent to its operating principle, thus, it is necessary that devices with new operating mechanisms and geometries be developed. Among them, tunnel field-effect transistors (TFET) stand out because of its lower OFF state current and the possibility of reaching subthreshold swing below the theoretical limit established by MOSFET devices of 60 mV/dec at room temperature, allowing to reduce transistors supply voltage to about 0.5 V. In order to contribute with both areas, the behavior of silicon based triple gate TFETs fabricated on a SOI (silicon-on-insulator) substrate and exposed to a total cumulative dose of 10 Mrad (Si) (while not biased) generated by a 600 keV proton beam was analyzed. In an initial analysis after exposure of 1 µm width devices to 1 Mrad(Si), it was possible to observe an ON state current reduction (ION ? 300 pA) up to 10%, not associated to a gate current change. Beyond that, irradiation effects on these devices reduce from 10% to 2% with the channel length increasing from 150 nm to 1 µm. The reasons behind these phenomena were discussed based on the competition between a high channel resistance present in longer devices and the TFET drain current reduction due to the irradiation. For a total cumulative dose analysis, triple gate SOI TFET and triple gate SOI MOSFET devices were characterized 14 days after each irradiation phase. In general, devices of both technologies, with 40 nm fin width, presented low susceptibility to the cumulative effects of ionizing radiation. However, for devices with fin width larger than fin height (WFIN = 1 µm) in which the influence of side gates on the electrostatic coupling of the channel is weak, tunnel-FET transistors have stood out. These devices were resistant to the effects of total ionizing dose (TID) even for doses as high as 5 Mrad(Si), while SOI MOSFET transistors showed a gradual variation of their parameters at each accumulated dose. The variation observed for the subthreshold swing, for example, was about 32.5% for SOI MOSFET devices and 5.6% for SOI TFET devices. TFETs with wider fin have shown significant variations on its transfer characteristic (ID x VG) only after 10 Mrad(Si) of proton irradiation. For both P-type and N-type configurations, it was observed a shift of the transfer curve to the left up to 80 mV caused by, according to simulations, the positive fixed charges generated in the buried oxide by irradiation. In addition, it was possible to observe a trap assisted tunneling (TAT) current increase caused by interface states promoted by TID effects. The increase of TAT was recognized as the main responsible for the degradation of 23.3% of the subthreshold swing of the TFETs after 10 Mrad(Si). In spite of the observed changes, it was possible to suggest, through comparison with SOI MOSFET devices of equivalent dimensions, which tunnel field-effect transistors may become a reference when considering immunity against total ionizing dose effects.

Foi estudado o comportamento do As (dopante tipo n) em dois tipos diferentes de substratos de Si: bulk e SIMOX (Separation by IMplanted OXygen). Ambos os substratos receberam uma implantação de 5x1014 cm-2 de As+ com energia de 20 keV. Após as implantações, as amostras foram recozidas por um dos dois processos a seguir: recozimento rápido (RTA, Rapid Thermal Annealing) ou convencional (FA, Furnace Annealing). A caracterização física e elétrica foi feita através do uso de diversas técnicas: SIMS (Secondary Ion Mass Spectrometry), RBS (Rutherford Backscattering Spectrometry), MEIS (Medium Energy Ion Scattering), medidas de resistência de folha, medidas Hall e medidas de perfil de portadores por oxidação anódica. Na comparação entre os substratos SIMOX e Si bulk, os resultados indicaram que o SIMOX se mostrou superior ao Si bulk em todos os aspectos, ou seja, menor concentração de defeitos e menor perda de dopantes para a atmosfera após os recozimentos, maior concentração de portadores e menor resistência de folha. A substitucionalidade do As foi maior no SIMOX após RTA, mas semelhante nos dois substratos após FA. Na comparação entre RTA e FA, o primeiro método se mostrou mais eficiente em todos os aspectos mencionados acima. As explicações para o comportamento observado foram atribuídas à presença de maior concentração de vacâncias no SIMOX do que no Si bulk e à interação destas vacâncias com os dopantes.

Existe um consenso de que os transistores CMOS irão em breve ultrapassar a barreira nanométrica, permitindo a inclusão de um enorme número desses componentes em uma simples pastilha de silício, mais ainda do que a grande densidade de integração vista atualmente. Entretanto, também tem sido afirmado que este desenvolvimento da tecnologia trará juntamente conseqüências indesejáveis em termos de confiabilidade. Neste trabalho, três aspectos da evolução tecnológica serão enfatizados: redução do tamanho dos transistores, aumento da freqüência de relógio e variabilidade de componentes analógicos. O primeiro aspecto diz respeito à ocorrência de Single Event Upsets (SEU), uma vez que a carga armazenada nos nós dos circuitos é cada vez menor, tornando o circuito mais suscetível a esses tipos de eventos, principalmente devido à incidência de radiação. O segundo aspecto é também relacionado ao choque de partículas radioativas no circuito. Neste caso, dado que o período de relógio tem se tornado menor, os Single Event Transients (SET) podem ser capturados por um latch, e interpretado como uma inversão de estado em um determinado bit. Finalmente, o terceiro aspecto lida com a variabilidade de componentes analógicos, a qual tende a aumentar a distância entre o projeto e o teste analógico e o digital. Pensando nesses três problemas, foram propostas três diferentes soluções para lidar com eles. Para o problema do SEU, um novo paradigma foi proposto: ao invés do uso de redundância de hardware ou software, um esquema de redundância de sinal foi proposto através de uso de sinais modulados em sigma-delta. No caso do SET, foi proposta uma solução para o esquema de Triple Modular Redundancy (TMR), onde o votador digital é substituído por um analógico, reduzindo assim as chances de ocorrência de SET. Para concluir, para a variabilidade de componentes analógicos, foi proposto um filtro de sinal misto no qual os componentes analógicos críticos são substituídos por partes digitais, permitindo um esquema de teste completamente digital, uma fácil substituição de partes defeituosas e um aumento de produtividade. / It has been a consensus that CMOS transistor gate length will soon overcome the nanometric barrier, allowing the inclusion of a huge number of these devices on a single die, even more than the enormous integration density shown these days. Nevertheless, it has also been claimed that this technology development will bring undesirable consequences as well, for what regards reliability. In this work, three aspects of technology evolution will be emphasized: transistor size shrinking, clock frequency increase and analog components variability. The first aspect concerns the occurrence of Single Event Upsets (SEU), since the charge stored in the circuit nodes becomes ever smaller, making the circuit more susceptible to this kind of events, mainly due to radiation incidence. The second aspect is also related to the hit of radiation particles in the circuit. In this case, since clock period becomes smaller, Single Event Transients (SET) may cross the entire circuit and can possibly be latched and interpreted as a state inversion of a certain bit. Finally, the third aspect deals with the analog components variability, which tends to increase the gap between the analog and digital design and test. Thinking about these three problems, we have proposed three different solutions to deal with them. To the SEU problem, a new paradigm has been proposed: instead of hardware or software redundancy, a signal redundancy approach has been proposed through the use of sigma-delta modulated signals. In the SET case, we have proposed a solution for the Triple Modular Redundancy (TMR) approach, where the digital voter is substituted by an analog one, thus reducing the chances of SET occurrence. To conclude, for the analog components variability, we have proposed a mixed-signal filter solution where critical analog components are substituted by digital parts, allowing a complete digital test approach, an easy faulty parts replacement and yield increase.

Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório de Microeletrônica (LμE) do Instituto de Física da UFRGS. Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do pacote de software ISE-TCAD, o processo e os dispositivos foram simulados. Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível 3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha nas regiões fonte/dreno do transistor PMOS. Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos micro-estruturados. / An analog-to-digital converter chip was fabricated with a new developed poly-Si gate 5μm p-well CMOS technology in the Laboratory of Microelectronics of Instituto de Física, Universidade Federal do Rio Grande do Sul. New equipments were purchased or built for the development of this technology. Test structures like p-type and n-type Poly-Si/SiO2/Si MOS capacitors, PMOS and NMOS transistors, inverter and output buffer were included in the chip design. The set of 8 chromium lithography masks was ordered from DuPont, USA. After processing the chip, electrical measurements of the test structures, and circuit modules were performed. The ISE_TCAD simulation software was used for technology adjustment. These simulations were used to obtain data like effective channel length, junction depth, and also to determine the critical steps of the technological process. Measurements in test wafers during processing, DC electrical measurements of the fabricated PMOS and NMOS transistors and Agilent ADS (Advanced Design System) software were used during the design parameters extraction, applying the SPICE level 3 model. The analysis of the collected data permitted the technology list verification and pointed two main problems: very high boron concentration in the well and high sheet resistance of source/drain regions of PMOS transistors. The main result of this work was the integration between the ISE_TCAD simulation tool and the installed set of equipments in the clean room of the Laboratory of Microelectronics, giving the necessary infrastructure for new technologies and microdevices developments.

Em circuitos integrados complexos, potência e desempenho têm caminhado em direções opostas tornando o desenvolvimento de dispositivos de baixo consumo uma tarefa altamente custosa. Tradicionalmente, empresas de desenvolvimento de circuitos integrados utilizam variadas técnicas para garantir os requisitos de potência, no entanto, técnicas baseadas em biblioteca de células tem se tornado um gargalo para o processo de desenvolvimento. À medida que os projetos aumentam de complexidade e densidade, maior tende a ser a potência dissipada por estes dispositivos, e assim, mais importante torna-se sua redução. Buscando aumentar a capacidade de redução de potência, projetistas tem aplicado diferentes técnicas para cada nível de abstração do fluxo de projeto. No nível físico, de maneira a contornar os limites das bibliotecas de células, o desenvolvimento de células especificamente projetadas tem se tornado uma rotina em projetos com grandes restrições de potência. Observando este requisito, este trabalho visa pesquisar a implementação e otimização de células digitais CMOS (Complementary Metal-Oxide-Semiconductor) estática em nível de transistores, e o emprego de metodologia de projeto livre de biblioteca como um recurso para a concepção de sistemas de baixa potência. De um modo geral, menos transistores são desejáveis para reduzir a dissipação de potência, no entanto, longas cadeias de transistores, necessários para implementar funções lógicas específicas, conduz ao aumento do tempo de transição, e, portanto, maior dissipação de energia. A fim de evitar este efeito, construímos uma função de mapeamento, com base no tamanho dos transistores, de forma a evitar um tempo de transição lento e minimizar o número de transistores. O uso deste método demonstrou ser eficaz para o ajuste fino de circuitos de baixa potência, resultando em uma redução média de 6.35% no consumo dinâmico e de 8.26% no consumo estático em comparação com a metodologia baseada em biblioteca de células. Como trabalho adicional, é apresentado um fluxo automatizado de mapeamento lógico e capaz de gerar redes de transistores específicas para cada projeto, tornando possível sua utilização em ferramentas de desenvolvimento tradicionais. / In complex integrated circuits, power and performance have moved in opposite directions making the design of low-power devices a highly costly task. Traditionally, integrated circuit design companies adopt many techniques to ensure power requirements, however, techniques based on cell library has become a bottleneck for the development process. As the design complexity and density increase, greater will be the power dissipated, and thus its reduction becomes more important. Seeking to increase the power reduction capability, designers have applied different techniques for each level of the design flow abstraction. At the physical level, so as to bypass the limits of cell libraries, the development of specifically designed cells has become a routine for designs with large power constraints. Observing this requirement, this work aims to investigate the implementation and optimization of digital static CMOS (Complementary Metal-Oxide-Semiconductor) cell at transistors level, and the use of library free design methodology as a resource for designing low power systems. In general, fewer transistors are desirable to reduce power dissipation, however, long chains of transistors, necessary for implementing specific logical functions, leads to the increase of the transition time, and hence greater energy dissipation. In order to avoid this effect, we constructed a mapping function, based on transistor size, in order to avoid slow transition time and minimize the number of transistors. The use of this method has proven effective for fine adjustment low power circuits, resulting in an average reduction of 6.35% in dynamic power and 8.26% in static power as compared with the cell library based methodology. As further work, an automated flow set is presented for the logical mapping able to generate specific networks of transistors for each design, making possible their use in traditional design tools.