O transistor de efeito de campo por aletas de porta tripla de corpo (Bulk-FinFET) é um dispositivo com aplicações comerciais e possui algumas vantagens sobre os FinFETs de porta tripla SOI (Silício sobre Isolante - Silicon on Insulator). Estas vantagens são devidas ao custo da lâmina mais competitivo e maior quantidade de fabricantes de lâmina de silício, além da compatibilidade com processos de tecnologias convencionais de substrato de silício e melhor dissipação térmica. Aplicações aeroespaciais estão sujeitas à incidência das radiações ionizantes de partículas e eletromagnéticas. Os efeitos permanentes das radiações ionizantes criam cargas positivas nos óxidos dos transistores. São afetados os óxidos de porta e os óxidos de isolação, podendo levar os transistores a degradação e falha. Neste trabalho foi avaliado o impacto das radiações ionizantes de prótons de 60 MeV em FinFETs de porta tripla de corpo. O seu desempenho elétrico em aplicações de CIs CMOS analógicos após as radiações ionizantes comparando-os com dispositivos não radiados. Esta radiação possui de uma energia radiante bem maior que as radiações ionizantes presentes nas regiões do espaço visando o estudo do pior caso. Por isso se estes dispositivos funcionarem com essas radiações ionizantes extremas, acreditamos que irão funcionar nas regiões que contêm as radiações ionizantes naturais. Foram estudados FinFET\'s do tipo-n e do tipo-p. Os dispositivos estudados foram irradiados não polarizados. Foram extraídas curvas da corrente de dreno em função da tensão aplicada na porta em baixos e altos campos elétricos longitudinais e verticais e avaliado o comportamento dos dispositivos nas regiões de corte e condução. Foi medida também a curva da corrente de dreno em função da tensão aplicada no dreno para a obtenção dos principais parâmetros analógicos, como o ganho de tensão intrínseco, a transcondutância máxima em saturação e a condutância de saída. Todas as curvas foram extraídas para FinFETs de porta tripla de corpo com deferentes dimensões de comprimentos de canal (35, 70, 130 e 1000 nm) e diferentes larguras das aletas (20, 130 e 1000 nm). Devido às cargas induzidas no óxido de isolação pelas radiações ionizantes de prótons, os dispositivos com larguras das aletas mais estreitas apresentaram altas correntes de fuga no dreno na região de corte, tanto com campo elétrico longitudinal decorrente de uma polarização de dreno de 50 mV, quanto para campo elétrico longitudinal decorrente de uma tensão de dreno de 800 mV. Foi observado também, reduções nos valores das tensões de limiar nos dispositivos radiados em torno de 50 mV nos dispositivos estudados quando comparado as condições dos dispositivos pré-radiados. Nos parâmetros analógicos, houve redução significativa no ganho intrínseco de tensão nos dispositivos do tipo-n com maior comprimento de canal após as radiações ionizantes, ao comparar com dispositivos não radiados. O ganho intrínseco de tensão nos dispositivos tipo-n não radiado com comprimento de canal de 1000 nm é em torno de 55 dB. Este valor foi reduzido para cerca de 40 dB nos dispositivos com comprimento de canal de 1000 nm após a radiação. A principal influência na degradação do ganho intrínseco de tensão se deve a alteração da condutância de saída nos dispositivos radiados com comprimento de canal de 1000 nm. / The bulk triple gate fin field effect transistor (Bulk-FinFET) is a devie with comercial aplication and have some advantages versus triple gate SOI (silicon on insulator) FinFET. These advantages are due the low cost of wafer and more quantity of manufacturers; also process more compatible with conventional technologies of silicon substrate and better thermal dissipation. Aerospace applications are subject to particles and electromagnetic ionizing radiation. The permanent effects of ionizing radiation create positive charges on transistor oxide. The gate and isolation oxide are affect by ionizing radiation can lead degrade and failures. This work evaluates the influence of 60 MeV proton ionizing radiation in bulk FinFETs. The electrical performance on analogs CMOS ICs application after ionizing radiation when compared with non-radiated devices. This radiation has a radiant energy higher than ionizing radiation present on space regions, so this work looks the worst case. So if these devices work with these extreme ionizing radiations, these devices will work in natural environment. It was studied n type and p type FinFETs. The studied devices were irradiated non polarized. It were extracted figures of drain current in function of gate voltage in low and high, longitudinal and vertical electrical field, was evaluated the devices behavior on off and conduction region. The extracted, also, the figure of drain in function of gate voltage to obtain the main analog parameters, like intrinsic voltage gain, maximum transconductance in saturation and output conductance. All the figures was extracted for tri gate bulk FinFETs with different channel length dimensions (35, 70, 130 and 1000 nm) and different weight fins (20, 130 and 1000 nm). Due induced charges on isolation oxide by proton ionizing radiation, the devices with narrow fins presented high leakage current on off region, in both longitudinal electrical fields, with 50 mV and 800mV polarization in drain voltage. It was observed also, reduction on threshold voltage on radiated devices around 50 mV if compared with non-radiated devices. In the analog parameters has a significant reduction on voltage intrinsic gain on largest channel length n type devices after ionizing radiation when compared with non-radiated devices. The intrinsic voltage gain on non-radiated n type devices with 1000 nm of channel length is around of 55 dB and this value was reduced to 40 dB on 1000 nm of channel length radiated devices. The main influence on voltage intrinsic gain degradation due to change on output conduction on 1000 nm of channel length radiated devices.

Este trabalho tem como objetivos: a caracterização dos sensores SGFET (Suspended Gate Field Effect Transistors) para medidas de pH, o desenvolvimento de um protocolo de calibração destes sensores e o desenvolvimento de um sistema autônomo de medidas utilizando matrizes de sensores SGFET para controle do pH e monitoramento da qualidade de água potável. Diferentes arranjos experimentais e metodologias de testes foram analisados no decorrer do trabalho. Na caracterização do sensor de pH, foram obtidas sensibilidades de até S=449 mV/pH valor 7 vezes superior à sensibilidade máxima obtida em pHmetros de eletrodos combinados que baseiam-se no potencial Nernst (59,15 mV/pH), para medidas de Vgs e S=6 A/pH, para medidas da corrente Ids. Com base nesta caracterização, foram realizados testes para o monitoramento da qualidade de água potável durante um período de 135 horas. As medidas mostraram uma grande estabilidade e reprodutibilidade dos sensores SGFET. Nos testes utilizando o sistema autônomo de medidas, foram obtidas sensibilidades de até S=715 mV/pH. No primeiro capítulo será apresentada uma revisão bibliográfica das características, vantagens e desvantagens dos principais medidores de pH utilizados atualmente. No segundo capítulo apresentamos os princípios de funcionamento dos sensores SGFET utilizando como base transistores de efeito de campo do tipo metal óxido semicondutor (MOS-FET). No terceiro capítulo apresentamos um resumo das etapas de fabricação dos sensores SGFET, onde compararemos dois processos de fabricação. O primeiro processo é referente às etapas de fabricação do transistor SGFET realizadas no grupo de microeletrônica do Institut d\'Electronique et des Télécommunications de Rennes (IETR) na Universidade de Rennes 1 e o segundo processo é referente às etapas de fabricação de transistores SGFET realizada na empresa MHS situada na cidade de Nantes na França. Também introduzimos o conceito de matrizes sensores SGFET. No quarto capítulo serão apresentados os resultados das medidas experimentais dos sensores SGFET, tanto para o uso do dispositivo no controle do pH de soluções aquosas, como no monitoramento de água potável. Também apresentamos o detalhamento do protocolo de calibração desenvolvido para aumentar a reprodutibilidade das medidas. No quinto capítulo serão apresentados os elementos do sistema autônomo de medidas e os resultados iniciais das medidas experimentais realizadas utilizando esse sistema. Também serão apresentadas as vantagens e facilidades que o desenvolvimento desse sistema de medidas agregou aos resultados experimentais. Finalmente no Capítulo Seis as conclusões e no Capítulo 7 as sugestões de trabalhos futuros. / The objectives of this work are: the characterization of the and SGFET (Suspended Gate Field Effect Transistors) sensors applied to pH measurements, the development of a calibration protocol of these SGFET sensors and the development of an autonomous measurement system using SGFET sensor matrixes for pH control and drink water quality monitoring. In this work, many experimental arrangements and tests methodologies were analyzed. Sensitivities up to 449 mV/pH, measuring the variation of Vgs, and 6 A/pH, measuring the Ids current were obtained. For drink water quality monitoring, long time test (135 hours) was performed. The sensors showed a high stability and reproducibility. The autonomous measurements system also showed a high sensitivity (up to S = 715 mV/pH). The first chapter shows a review of the characteristics, advantages and disadvantages of the main pH meters used today. In the the second chapter, the SGFET sensor, based on MOS-FET transistor, operating principles will be present. The third chapter is the fabrication steps of SGFET sensors summary, where we compare two processes: the IETR (\"Institut d\'Electronique et de Télécommunications de Rennes\") process, developed at the University of Rennes 1, and the MHS (a private company located in Nantes-France) process. Also, we introduce the SGFET sensors matrixes. In the fourth chapter, it is present the experimental results obtained from the SGFET sensors measurements to pH control and drink water quality monitoring. Also, the details of the calibration protocol, developed to increase the measurements reproducibility, are present. In the fifth chapter, the details of the measurement autonomous system are described as well as the preliminary results are presented. Also, the advantages and the added value of this system gave to the experimental results are showed. Finally, in the sixth chapter, the conclusion of this work are presented and in the seventh chapter some future works are suggested.

Neste trabalho é desenvolvido de forma inédita no Brasil um processo simples de fabricação de transistores FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) com porta de silício policristalino, para servir como base para futuros desenvolvimentos e, também, com finalidade de educação em microeletrônica. É proposta uma sequência de etapas de fabricação necessárias para a obtenção do dispositivo FD SOI nMOSFET, usando apenas 3 etapas de fotogravação e usando o óxido enterrado, intrínseco à tecnologia SOI, como região de campo, objetivando a obtenção do processo mais simples possível e eficiente. São apresentados os procedimentos detalhados de todas as etapas de fabricação executadas. Para obtenção da tensão de limiar de 1V foram fabricadas amostras com 2 doses diferentes de implantação iônica, 1,0x1013cm-2 e 1,2x1013cm-2. Estas doses resultaram em tensões de limiar (VTH) de 0,72V e 1,08V; respectivamente. Como esperado, a mobilidade independente de campo (0) é maior na amostra com dose menor, sendo de 620cm²/Vs e, para a dose maior, 460cm²/Vs. A inclinação de sublimiar é calculada através da obtenção experimental do fator de acoplamento capacitivo () 0,22; para as duas doses, e resulta em 73mV/déc. O ganho intrínseco de tensão (AV) mostrou-se maior na amostra com maior dose em função da menor condutância de saída, sendo 28dB contra 26dB para a dose menor, no transistor com L=40m e W=12m. Desta forma foi possível implementar uma sequência simples de fabricação de transistores SOI, com resultados elétricos relevantes e com apenas 3 etapas de fotogravação, fato importante para viabilizar seu uso em formação de recursos humanos para microeletrônica. / In this work is developed in an unprecedented way in Brazil a simple process of manufacturing transistors FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) with gate polysilicon, to serve as the basis for future developments and also with the purpose of education in microelectronics. A sequence of manufacturing steps necessary for obtaining FD SOI nMOSFET device is proposed, using only three photolithographic steps and using the buried oxide, intrinsic to SOI technology such as field region, aiming to get the simplest possible and efficient process. All the detailed manufacturing steps performed procedures are presented. To obtain the threshold voltage of 1V samples with 2 different doses of ion implantation (1.0x1013cm-2 and 1.2 x1013cm-2) were fabricated. These doses resulted in threshold voltages (VTH) of 0.72 V and 1.08 V, respectively. As expected, mobility independent of field (0) is higher in the sample with the lowest dose, 620cm²/Vs, and for the higher dose, 460cm²/Vs. The subthreshold slope is calculated by obtaining experimental capacitive coupling factor () 0.22, for both doses and results in 73mV/déc. The intrinsic voltage gain (AV) was higher in the sample with a higher dose due to lower output conductance, 28dB against 26dB to the lowest dose, to the transistor with L = W = 40m and 12m. This made it possible to implement a simple sequence of manufacturing SOI transistors with relevant electrical results and with only 3 steps photolithographic important fact to enable their use in training human resources for microelectronics.

Made available in DSpace on 2015-04-14T13:56:28Z (GMT). No. of bitstreams: 1 449105.pdf: 7344775 bytes, checksum: efab9f6581cb5bf05f96ab065382419a (MD5) Previous issue date: 2012-06-06 / Advances in Complementary Metal-Oxide Semiconductor (CMOS) technology have made possible the integration of millions of transistors into a small area, allowing the increase of circuits' density. In more detail, technology scaling caused the reduction of the transistors' delay, which has resulted in a signi cantly performance improvement of Integrated Circuits (ICs). Furthermore, the increase in the integration level of ICs allowed the development of ICs able to include an increasing number of functions, which in turn increased signi cantly their complexity. In parallel, the rapidly increasing need to store more information results in the fact that the Static Random Access Memory (SRAM) can occupy great part of the System-on-Chip (SoC) silicon area. This is con rmed by the SIA Roadmap which forecasts a memory density approaching 94% of the SoC area in about 10 years [1]. Consequently, memory has become the main responsible of the overall SoC area. However, the reduction of transistor size has introduced several reliability concerns that need to be a ronted by the adoption of di erent optimization techniques. In this context it is important to highlight the phenomenon known as Negative Bias Temperature Instability (NBTI), which a ects the reliability of the ICs along their lifes. Speci cally in the SRAMs NBTI causes degradation of the Static Noise Margim(SNM) which a ects the storage capacity of the memory cells. In this context, the main goal of this thesis is to specify, implement, validate and evaluate a hardware-based technique able to monitor the aging of SRAM cells in order to guarantee their reliability of during the lifetime. The proposed technique is based on an on-chip sensor capable of monitoring dynamic power consumption of the cells during write operations in order to compare them with the value set as default to a new cell. Finally, the proposed methodology has been functionally validated and its e ciency has been evaluated based on the analysis of its monitoring and detection capabilities and from the analysis of the introduced overheads as well as its immunity to the manufacturing process variation. / A miniaturiza??o da tecnologia Complementary Metal-Oxide Semiconductor (CMOS) tornou poss?vel a integra??o de milh?es de transistores em um ?nico Circuito Integrado (CI) aumentando assim, a densidade dos mesmos. Em mais detalhes, essa miniaturiza??o resultou em signi cativos avan?os tecnol?gicos devido fundamentalmente ? diminui??o do delay do transistor o que, por sua vez, acarretou no aumento da performance dos CIs devido ao aumento na freq??ncia de opera??o dos mesmos. Al?m disso, a aumento no n?vel de integra??o dos CIs possibilitou o desenvolvimento de CIs capazes de agregarem um n?mero cada vez maior de fun??es aumentando signi cativamente a complexidade dos mesmos. Em paralelo, o r?pido aumento na necessidade de armazenar um volume cada vez maior de informa??o resultou no fato de que Static Random Access Memories (SRAMs) ocupam hoje grande parte da ?rea de sil?cio de um System-on-Chip (SoC). A SIA Rodamap prev? que em 10 anos cerca 94% da ?rea de um SoC ser? dedicada ? mem?ria [1]. Entretanto, essa miniaturiza??o gerou v?rios problemas, relacionados ? con abilidade, que devem ser afrontados atrav?s do uso de diferentes t?cnicas que visam ? otimiza??o de CIs. Neste contexto, ? importante salientar o fen?meno conhecido com Negative Bias Temperature Instability (NBTI) que afeta a con abilidade do CI em longo prazo, ou seja, durante a sua vida ?til. Especi camente em SRAMs o NBTI provoca a degrada??o da Static Noise Margim (SNM) o que, por sua vez afeta a capacidade de armazenamento das c?lulas de mem?ria. Neste contexto, esta disserta??o de mestrado tem como principal objetivo a especi ca??o, implementa??o, valida??o e avalia??o de uma metodologia baseada em hardware para o monitoramento do n?vel de envelhecimento de c?lulas de SRAMs a m de garantir a con abilidade das mesmas durante a sua vida ?til. A metodologia proposta consiste na inser??o de um sensor capaz de monitorar o consumo de pot?ncia din?mica das c?lulas durante as opera??es de escrita a m de compar?-los com os valores de nidos como padr?o para uma c?lula n?o envelhecida. Finalmente, a metodologia proposta ser? validada funcionalmente e sua e ci?ncia ser? avaliada a partir da an?lise da sua capacidade de monitoramento e detec??o bem como, a partir dos overheads de ?rea, performance e imunidade a variabilidade do processo de fabrica??o.

elementares da eletrônica orgânica, vêm sendo desenvolvidos e integrados para realização de dispositivos eletrônicos de baixo custo, alto volume e flexíveis. Nesta tese foi proposta uma tecnologia para a construção de OFETs sobre substrato flexível e a caracterização destes dispositivos foi feita. Transistores com diferentes comprimentos de canal (L= 5, 10, 20 e 40 μm) foram construídos e avaliados. As características e configuração do poli (álcool vinílico) (PVA) como dielétrico de porta foram definidas através da otimização da reticulação, grau de hidrólise e peso molecular. O PVA utilizado como dielétrico de porta foi de alto peso molecular, hidrolização incompleta e reticulado com dicromato de amônia. O desafio de compatibilização entre os filmes de PVA e poli (3-hexiltiofeno) (P3HT) com diferentes polaridades foi superado e abriu caminho para construção de OFETs e capacitores, estes últimos usados para extrair a capacitância por unidade de área do conjunto PVA-P3HT. Os processos desenvolvidos de fotolitografia e de oxidação por plasma de oxigênio possibilitaram a construção de transistores flexíveis inéditos de Ni-P3HT-PVA-Al com uma arquitetura top-gate, bottom-contacts. Os transistores apresentaram boas características de saída, baixa tensão de operação (< |-6 V|), boa mobilidade (0,015 cm2/V*s) e razões ION/IOFF aceitáveis (~300). A resistência de contato e mobilidade efetiva foram obtidas através do método de linhas de transmissão. Uma boa estabilidade temporal foi atingida, porém ocorreram instabilidades na operação quando os transistores foram testados. A corrente do transistor não se manteve estável, primeiramente aumentou e depois diminuiu com a realização de sucessivas medidas. As razões deste comportamento foram discutidas. Inversores foram demonstrados e caracterizados. O aperfeiçoamento da tecnologia desenvolvida possibilitará a construção de circuitos orgânicos analógicos e digitais para aplicações cotidianas que demandem baixo custo e alto volume. / Organic field effect transistors (OFETs), the elementary components of organic electronics, are constantly developed and integrated to realize low cost, high volume, flexible electronic devices. In this thesis a technology for creating OFETs on flexible substrates is proposed and their characterization is performed. Flexible transistors with different channel lengths (L= 5, 10, 20 and 40 μm) were built and evaluated. The characteristics and configurations of the poly (vinyl alcohol) (PVA) as gate dielectric were defined through the optimization of crosslinking, the degree of hydrolysis and the molecular weight. The chosen PVA is cross-linked with ammonium dichromate, has a high molecular weight and incomplete hydrolization. The challenge of integrating polymers of different polarities: PVA and poly (3-hexyl thiophene) (P3HT), the chosen organic semiconductor, was overcome and opened a path to the construction of OFETs and capacitors. From the later capacitance per unit area was extracted. The developed processes of photolithography and oxygen plasma etching allowed the construction of unprecedented Ni-P3HT-PVA-Al flexible top-gate, bottomcontacts transistors. The transistors showed good output characteristics, low operation voltages (< |-6 V|), acceptable carrier mobilities (0,015 cm2/V*s) and ION/IOFF fractions (~300). Contact resistance and effective mobility were extracted through transmission line method. The transistors showed great temporal stability, but when operated instabilities occurred. The transistor output current first increased and later degraded with successive testing. Organic PMIS inverters were demonstrated and characterized. The optimization of this technology may lead to construction of flexible logic organic devices for everyday applications.

Neste trabalho, é apresentada uma metodologia de fabricação de transistores de filmes finos orgânicos. Foram fabricadas células solares de heterojunção de poli(3- hexiltiofeno) (P3HT) e [6,6]-fenil-C61-butirato de metila (PCBM) por apresentarem máxima conversão de potência (PCE) de cerca 5 %. Partindo de rendimentos de 10-6 até atingir 1,7 %, são mostradas as dificuldades no processamento de filmes orgânicos e na caracterização destes dispositivos. Destacam-se dentre outros, a importância da geometria dos eletrodos, da preparação da solução de blendas orgânicas e dos cuidados na utilização de substratos flexíveis (e.g. polietileno tereftalato PET). A estrutura empregada é composta por vidro, óxido de índio dopado com estanho (ITO), poli(3,4- etilenodioxitiofeno) complexado com poli(ácido estireno-sulfônico) (PEDOT:PSS), P3HT:PCBM, fluoreto de lítio (LiF) e alumínio. PET coberto por In2O3/Au/Ag em substituição ao vidro-ITO é utilizado devido à busca da indústria eletrônica por materiais alternativos de baixo custo. Estrutura semelhante é empregada para caracterização da mobilidade dos portadores de carga em filmes orgânicos. Técnicas tais como Time of Flight (ToF), Charge Extraction in Linearly Increasing Voltage (CELIV), além da interpretação de curvas estacionárias de densidade de corrente por tensão (JxV) foram empregadas para estudo de derivados de poli(para-fenileno vinileno) (PPV). Foram obtidas mobilidades de 10-810-6 cm2/Vs para modelos de corrente limitada por carga espacial (SCLC) com armadilhas rasas e profundas. Mobilidades de efeito de campo caracterizadas em TFTs bottom gate bottom contact com porta comum são pelo menos duas ordens de grandeza superiores às obtidas através das técnicas anteriormente citadas. Foram utilizados diversos substratos (e.g. silício monocristalino e vidro-ITO), dielétricos (e.g. oxinitreto de silício (SiOxNy) por PECVD e SiO2 térmico), tratamentos de superfície (e.g. vapor de hexametildissilazana HMDS), semicondutores (derivados de PPV, P3HT, pentaceno) e eletrodos (e.g. camada de aderência de titânio). Definiu-se assim uma metodologia de seleção de novos semicondutores orgânicos para a indústria eletrônica. / In this work, it is presented a methodology for organic thin-film transistor (OTFT) fabrication. Poly(3-hexylthyophene) (P3HT):[6,6]-phenyl-C61-butyric acidmethyl ester (PCBM) bulk heterojunction solar cells were studied for their maximum power conversion efficiency (PCE) around 5 %. Efficiencies evolution in time from 10-6 to 1.7 % show the difficulties involved in organic thin-film processing and device characterization. It is of remarkable importance the electrodes geometry, the organic blend solution preparation and the extra-care while processing on flexible substrates (e.g. polyethylene terephthalate PET). Devices are composed of indium tin oxide covered glass, poly(3,4-ethylenedioxythiophene) doped with poly(styrene sulfonic acid) (PEDOT:PSS), P3HT:PCBM active layer, lithium fluoride (LiF) and aluminum. PET covered with In2O3/Au/Ag substituting glass-ITO was employed due to the electronic industry research for low cost alternative materials. Similar structure is used for charge carrier mobility characterization. Techniques such as Time of Flight (ToF), Charge Extraction in Linearly Increasing Voltage (CELIV), and charge transport modeling of current density vs. voltage (JxV) stationary curves were applied on semiconductors like poly(para-phenylene vinylene) (PPV) derivatives. Mobilities around 10-810-6 cm2/Vs for space charge limited current (SCLC) with shallow and deep traps were obtained. Field effect mobilities characterized in bottom gate bottom contact TFTs with common gate are at least two orders higher than previous values. During this work, it was tested different substrates (e.g. monocrystalline silicon and glass-ITO), insulators (e.g. PECVD silicon oxynitride and thermal SiO2), surface treatments (e.g. hexamethyldisilazane vapor), semiconductors (PPV derivatives, P3HT, pentacene) and electrodes (e.g. titanium adhesion layer). It was defined that way a methodology of new semiconducting material selection for the electronic industry.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Este trabalho apresenta o estudo do efeito de Auto-Aquecimento (Self-Heating SH) em transistores Silicon-On-Insulator (SOI) com estrutura de canal gradual (GC SOI MOSFET). São apresentadas as características da tecnologia SOI e em especial as características do transistor GC-SOI MOSFET. Foi realizada uma análise do SH usando uma comparação de dispositivos SOI convencionais com GC SOI nMOSFET. Esta análise compara dispositivos com o mesmo comprimento de máscara do canal e dispositivos com o mesmo comprimento efetivo de canal. Simulações numéricas bidimensionais foram efetuadas nas duas análises considerando o aquecimento da rede cristalina. Os modelos e a constante térmica usados nestas simulações também foram apresentados. É demonstrado que os dispositivos GC com o mesmo comprimento de máscara do canal apresentam uma ocorrência similar de SH independentemente do comprimento da região menos dopada apesar de uma maior corrente de dreno. Por outro lado, para mesmo comprimento efetivo de canal o SH é menos pronunciado em transistores GC uma vez que o comprimento de máscara do canal é aumentado para compensar a diferença de corrente. Esta análise é realizada também variando-se a temperatura de 200K a 400K e resultados análogos foram observados apesar do efeito ser mais intenso em baixas temperaturas. / This work presents the study of Self-Heating (SH) effect in Graded-Channel Silicon-On-Insulator (GC SOI) nMOSFETs. The SOI technology characteristics are described with special attention to the GC SOI nMOSFET characteristics. A Self-Heating (SH) analysis was performed using conventional Silicon-On-Insulator (SOI) in comparison to Graded-Channel (GC) SOI nMOSFETs devices. The analysis was performed comparing devices with the same mask channel length and with the same effective channel length. Two-dimensional numerical simulations were performed considering the lattice heating in both cases. The models and the thermal conductive constant used in these simulations are also presented. It has been demonstrated that conventional and GC devices with the same mask channel length present similar occurrence of SH independently of the length of lightly doped region despite the larger drain current. On the other hand, for similar effective channel lengths, the SH is less pronounced in GC transistors as the mask channel length has to be increased in order to compensate the current difference. This analysis is also carried through varying it temperature of 200K to 400K and analogous results had been observed despite the effect being more intense in low temperatures.

Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

Em diversas aplicações de alto desempenho, é necessário conhecer o efeito da variação da temperatura no funcionamento do circuito eletrônico e de seus dispositivos. Apesar de modificar enormemente o desempenho e característica, a influência da temperatura no comportamento dos dispositivos semicondutores não é satisfatoriamente modelada nos simuladores "SPICE-Like". Os componentes que operam com tecnologia MOS são os mais empregados na atualidade, e desta forma, é de grande relevância o modelamento térmico destes dispositivos e sua integração com o modelo elétrico já presente nos simuladores eletrônicos. Esta tese apresenta preliminarmente, um estudo térmico dos dispositivos MOS com a conseqüente geração de um modelo que possa ser acoplado ao modelo elétrico. Também é apresentada uma técnica de extração dos parâmetros do modelo, tendo como referência os dados no manual do próprio dispositivo. Finalmente, é apresentado o acoplamento entre os modelos elétrico e térmico através de um exemplo de simulação.