Orientador: Vitor Baranauskas / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-28T13:22:34Z (GMT). No. of bitstreams: 1 Lopes_ManoelCesarValente_D.pdf: 24068595 bytes, checksum: 9f2c4cce65462510feafc4f1a1846207 (MD5) Previous issue date: 2000 / Doutorado

Esta dissertação discute o desenvolvimento de modelos analíticos e numéricos para as características elétricas de transistores de fios quânticos. Sendo assim, realizou-se um estudo implementando uma sequência de formalismos e ferramentas computacionais para solução auto-consistente das equações de Schrödinger e Poisson para poços e fios quânticos. Com a utilização deste método numérico pode-se determinar os auto-estados os níveis de energias e as densidades eletrônicas de portadores livres, dentre outros parâmetros relevantes para dispositivos de fio quântico. Adicionalmente, realizou-se um estudo analítico das heteroestruturas semicondutoras de interesse para a área de dispositivos de dimensionalidade reduzida. Este estudo levou a obtenção de resultados referentes ao desenvolvimento de modelos teóricos para as características elétricas de dispositivos baseados no mecanismo de tunelamento ressonante. Os resultados obtidos para a característica corrente-tensão (I-V) nas heteroestruturas investigadas foram contrastados satisfatoriamente com os encontrados na literatura. Este ferramental analítico foi então aplicado para computar o coeficiente de transmissão eletrônico de um diodo de fio quântico com tunelamento ressonante. / This dissertation discusses the development of analytical and numerical models for the electrical characteristics of quantum wire transistors. A study is carried out, implementing a sequence of formalisms and computational tools for the self-consistent solution of the equations of Schrödinger and Poisson in quantum wells and quantum wires. By using this numerical formulation it is possible to determine the eigenstates, energy levels and free-carrier electronic density, among other relevant parameters for quantum wire devices. In addition, we also conducted an analytical study concerning semiconductor heetrostrucures of interest for reduced dimensionality devices applications. This study led to results regarding the development of theoretical models for the electrical characteristics of devices based on the resonant tunneling mechanism. The results obtained for the current-voltage (I-V) characteristics in the investigated heterostructures were satisfactorily compared to those available at the published literature and this analytical tool was then used to compute the electronic transmission coefficient in a resonant tunneling quantum wire diode.

Em decorrência da necessidade de se obter circuitos integrados (CIs) cada vez mais velozes e consequentemente dando sequência à lei de Moore, a redução das dimensões dos dispositivos se torna necessária, aumentando assim a capacidade de integração de transistores dentro de um CI, porém, ao passo que ocorre a miniaturização, aparecem efeitos parasitários que afetam o comportamento dos transistores. Sendo assim, torna-se necessária a utilização de novos dispositivos e o uso de diferentes materiais, para dar continuidade à evolução tecnológica. Com o avanço da tecnologia, as indústrias seguiram em dois caminhos diferentes, a tecnologia planar (exemplo: UTBB) e a tridimensional (exemplo: FinFET). Neste trabalho são abordadas estas duas diferentes geometrias. Foram analisados dispositivos UTBOX e UTBB (planares) e os nanofios de porta ômega (?-Gate NW), que tem estrutura tridimensional. O uso de dispositivos com baixa-potência e baixa-tensão tornaram-se ainda mais importante nos dias de hoje, com aplicações em áreas médicas, como aparelhos auditivos e marca passos, em relógios inteligentes, microsensores e etc. Quanto menor for a potência consumida, menor será o calor gerado, resultando em uma redução de custos com sistemas de refrigeração. Os circuitos que operam na região de sublimiar são utilizados em aplicações onde o consumo de energia é mais importante do que a performance, porém, ao trabalhar nessa região os transistores apresentam um alto ganho para pouca variação de tensão. Nos transistores UTBOX e UTBB SOI nMOSFETs foram analisados os parâmetros partindo-se da tensão de limiar em direção à região do transistor no estado desligado, analisando a influência da espessura da região ativa do silício, do comprimento do canal e da implantação do plano de terra nos seguintes parâmetros: tensão de limiar, inclinação de sublimiar, abaixamento da barreira induzido pelo dreno (DIBL), a fuga no dreno induzida pela porta (GIDL) e razão das correntes no estado ligado e desligado (ION/IOFF). A redução do comprimento de canal afeta todos os parâmetros, devido ao efeito de canal curto, que além de reduzir a tensão de limiar, quando o dispositivo opera com baixo VDS (tensão entre dreno (VD) e fonte (VS)), reduz ainda mais quando aplicado alto VDS (em saturação), aumentando o DIBL. Esse efeito foi observado para os dispositivos nanofios com porta ômega, nos três valores de largura de canal analisados. Com o VDS alto também ocorre mais fuga de corrente pela segunda interface para comprimentos de canal curto, o que reduz a razão ION/IOFF. Quanto mais fina é a espessura do canal, melhor é o acoplamento entre as interfaces, resultando em uma melhor inclinação de sublimiar (SS) tornando os valores próximos ao limite teórico de 60mV/dec à temperatura ambiente. Nos resultados experimentais foi possível observar, para os dispositivos UTBOX e UTBB, uma redução de SS de aproximadamente 20 mV/dec, com a redução de tsi. A espessura da região ativa do silício também influencia na distribuição do campo elétrico, sendo diretamente proporcional, ou seja, quanto mais espessa a camada de silício, maior será o campo elétrico. A implantação do plano de terra (GP) tem como um de seus objetivos reduzir as cargas de depleção que são formadas abaixo do óxido enterrado e assim melhorar o controle das cargas no canal pela tensão aplicada no substrato. Essas cargas de depleção aumentam a espessura efetiva do óxido enterrado e também influenciam as cargas dentro do canal, resultando em um maior potencial na segunda interface (canal/óxido enterrado), facilitando a condução no canal, ou seja, reduzindo o valor de VT. Com a presença do GP, o potencial na segunda interface é mais próximo de zero, o que reduz a condução por essa região. Com isso será necessária uma maior tensão para inverter o canal. Porém, o controle das cargas pela tensão aplicada na porta é maior. Os valores extraídos de VT sem GP foram de aproximadamente 0,25V e com GP aproximadamente 0,45V. O estudo feito nos transistores de estrutura de nanofio e porta ômega NMOS e PMOS foi baseado em três parâmetros: tensão de limiar, inclinação de sublimiar e DIBL, com diferentes comprimentos e larguras de canal, sendo possível observar a presença do efeito de canal curto ao analisar os três parâmetros para L a partir de 100nm. Os transistores com Wfin=220nm apresentaram um menor VT em relação aos demais, para explorar esse fato, foram feitas simulações numéricas dos transistores do tipo N com Wfin=220nm e L=100nm. Com as simulações iniciais, os transistores com Wfin=220nm apresentaram um valor da tensão de limiar bem próximo dos demais Wfin. Para explorar o porquê de os dispositivos experimentais apresentarem um deslocamento no VT, foi analisada a condução pela segunda interface, onde, com as simulações com cargas fixas na segunda interface, a curva IDSXVGS simulada ficou próxima da experimental, explicando a redução de VT para Wfin=220nm. Com as simulações com cargas fixas na primeira e segunda interfaces, foi possível notar uma imunidade na inclinação de sublimiar ao adicionar essas cargas, que ocorre devido à pequena altura da região ativa de silício (hfin=10nm) que promove um forte acoplamento entre as interfaces. A largura de canal afetou significativamente os valores de DIBL para Ls menores que 100nm, pois, como o campo elétrico é proporcional à área, os transistores com L pequeno e W grande sofrem forte influência desse campo, resultando em um aumento de VT quando em saturação. / Due to the need to obtain integrated circuits (IC) faster and to follow Moore\'s law, it is necessary to reduce the dimensions of the devices increasing the capacity of integration of transistors inside an IC, however, with the miniaturization appears parasitic effects that affect the behavior of the transistors. Therefore, it is necessary to use new devices and the use of different materials to continue the technological evolution. With the advancement of technology, the industries have followed in two different ways, the planar technology (example: UTBB) and the three-dimensional technology (example: FinFET). In this work, these two different geometries are discussed. UTBOX and UTBB (planar) devices and the ?-Gate NW, which has a three-dimensional structure, were analyzed. The use of low-power low-voltage devices has become even more important nowadays, with applications in medical areas such as hearing aids and pacemakers, in smart watches, microsensors, and so on. The lower the power consumed, the lower the heat generated, resulting in a reduction of costs with cooling systems. The circuits that operate in the subthreshold region are used in applications where power consumption is more important than performance, but when working in this region the transistors have a high gain for little voltage variation. In the UTBOX and UTBB SOI nMOSFETs transistors the parameters starting from the threshold voltage towards the region of the transistor in the off state were studied, analyzing the influence of the silicon active region thickness, the channel length and the ground plane implantation in the following parameters: threshold voltage, subthreshold swing, drain-induced barrier lowering (DIBL), gate-induced drain leakage (GIDL) and current ratio on over off (ION/IOFF). The channel length reduction affects all parameters due to the short channel effect, which in addition to reducing the threshold voltage when the device operates with low VDS (VD) and source (VS)), reduces even further when applied high VDS (in saturation), increasing the DIBL. This effect was observed for the nanowire devices with omega gate, in the three channel width analyzed. With high VDS, there is also more current leakage through the back interface for short channel lengths, which reduces the ION/IOFF ratio. The thinner the channel thickness, the better the coupling between the interfaces, resulting in a better SS, making the values close to the theoretical limit of 60mV/dec at room temperature. In the experimental results, it was possible to observe for the UTBOX and UTBB devices a SS reduction of approximately 20mV/dec, with tsi reduction. The thickness of the active region of the silicon also influences the distribution of the electric field, being directly proportional, that is, the thicker the silicon layer, the greater the electric field. The implementation of the ground plane (GP) has as one of its objectives to reduce the depletion charges that are formed below the buried oxide and thus improve the control of the charges in the channel by the voltage applied at the substrate. These depletion charges increase the effective thickness of the buried oxide and also influence the charges at the channel, resulting in a higher potential at the second interface (buried channel/oxide), facilitating the conduction in the channel, i.e., reducing the value of VT. And with the presence of GP, the potential in the second interface is closer to zero, which reduces the conduction by this region, and then, this will require a higher voltage to invert the channel. However, the charge control by the voltage applied at the gate is higher. Values extracted of VT without GP were approximately 0.25V and with GP approximately 0.45V. The study on the omega-gate nanowire transistors of N and P type was based on three parameters: threshold voltage, subthreshold swing and DIBL, with different channel lengths and widths, being possible to observe the presence of the short channel effect for the three analyzed parameters and L=100 and 40nm. The transistors with Wfin=220nm had a higher VT in relation to the others, suggesting the presence of the narrow channel effect, to explore this fact, numerical simulations of N type transistors with Wfin=220nm and L=100nm were done. With the initial simulations, the transistors with Wfin=220nm did not show a narrow channel effect, where the threshold voltage value is very close to the others Wfin. Another alternative that was explored was the conduction by the back interface, where, with the simulations with fixed charges in the back interface, the simulated IDSXVGS curve was close to the experimental one, explaining the reduction of VT for Wfin=220nm. With the simulations with fixed charges in the front and back interfaces it was possible to notice an immunity in the subthreshold swing when adding these charges, which occurs due to the small height of the silicon active region (hfin=10nm) that promotes a strong coupling between the interfaces. The channel width significantly affected the DIBL values for Ls smaller than 100nm since, the electric field is proportional to the area, and the transistors with small L and large W have strong influence of this field, resulting in an increase of VT when in saturation.

Este trabalho tem como objetivos: a caracterização dos sensores SGFET (Suspended Gate Field Effect Transistors) para medidas de pH, o desenvolvimento de um protocolo de calibração destes sensores e o desenvolvimento de um sistema autônomo de medidas utilizando matrizes de sensores SGFET para controle do pH e monitoramento da qualidade de água potável. Diferentes arranjos experimentais e metodologias de testes foram analisados no decorrer do trabalho. Na caracterização do sensor de pH, foram obtidas sensibilidades de até S=449 mV/pH valor 7 vezes superior à sensibilidade máxima obtida em pHmetros de eletrodos combinados que baseiam-se no potencial Nernst (59,15 mV/pH), para medidas de Vgs e S=6 A/pH, para medidas da corrente Ids. Com base nesta caracterização, foram realizados testes para o monitoramento da qualidade de água potável durante um período de 135 horas. As medidas mostraram uma grande estabilidade e reprodutibilidade dos sensores SGFET. Nos testes utilizando o sistema autônomo de medidas, foram obtidas sensibilidades de até S=715 mV/pH. No primeiro capítulo será apresentada uma revisão bibliográfica das características, vantagens e desvantagens dos principais medidores de pH utilizados atualmente. No segundo capítulo apresentamos os princípios de funcionamento dos sensores SGFET utilizando como base transistores de efeito de campo do tipo metal óxido semicondutor (MOS-FET). No terceiro capítulo apresentamos um resumo das etapas de fabricação dos sensores SGFET, onde compararemos dois processos de fabricação. O primeiro processo é referente às etapas de fabricação do transistor SGFET realizadas no grupo de microeletrônica do Institut d\'Electronique et des Télécommunications de Rennes (IETR) na Universidade de Rennes 1 e o segundo processo é referente às etapas de fabricação de transistores SGFET realizada na empresa MHS situada na cidade de Nantes na França. Também introduzimos o conceito de matrizes sensores SGFET. No quarto capítulo serão apresentados os resultados das medidas experimentais dos sensores SGFET, tanto para o uso do dispositivo no controle do pH de soluções aquosas, como no monitoramento de água potável. Também apresentamos o detalhamento do protocolo de calibração desenvolvido para aumentar a reprodutibilidade das medidas. No quinto capítulo serão apresentados os elementos do sistema autônomo de medidas e os resultados iniciais das medidas experimentais realizadas utilizando esse sistema. Também serão apresentadas as vantagens e facilidades que o desenvolvimento desse sistema de medidas agregou aos resultados experimentais. Finalmente no Capítulo Seis as conclusões e no Capítulo 7 as sugestões de trabalhos futuros. / The objectives of this work are: the characterization of the and SGFET (Suspended Gate Field Effect Transistors) sensors applied to pH measurements, the development of a calibration protocol of these SGFET sensors and the development of an autonomous measurement system using SGFET sensor matrixes for pH control and drink water quality monitoring. In this work, many experimental arrangements and tests methodologies were analyzed. Sensitivities up to 449 mV/pH, measuring the variation of Vgs, and 6 A/pH, measuring the Ids current were obtained. For drink water quality monitoring, long time test (135 hours) was performed. The sensors showed a high stability and reproducibility. The autonomous measurements system also showed a high sensitivity (up to S = 715 mV/pH). The first chapter shows a review of the characteristics, advantages and disadvantages of the main pH meters used today. In the the second chapter, the SGFET sensor, based on MOS-FET transistor, operating principles will be present. The third chapter is the fabrication steps of SGFET sensors summary, where we compare two processes: the IETR (\"Institut d\'Electronique et de Télécommunications de Rennes\") process, developed at the University of Rennes 1, and the MHS (a private company located in Nantes-France) process. Also, we introduce the SGFET sensors matrixes. In the fourth chapter, it is present the experimental results obtained from the SGFET sensors measurements to pH control and drink water quality monitoring. Also, the details of the calibration protocol, developed to increase the measurements reproducibility, are present. In the fifth chapter, the details of the measurement autonomous system are described as well as the preliminary results are presented. Also, the advantages and the added value of this system gave to the experimental results are showed. Finally, in the sixth chapter, the conclusion of this work are presented and in the seventh chapter some future works are suggested.

Neste trabalho é desenvolvido de forma inédita no Brasil um processo simples de fabricação de transistores FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) com porta de silício policristalino, para servir como base para futuros desenvolvimentos e, também, com finalidade de educação em microeletrônica. É proposta uma sequência de etapas de fabricação necessárias para a obtenção do dispositivo FD SOI nMOSFET, usando apenas 3 etapas de fotogravação e usando o óxido enterrado, intrínseco à tecnologia SOI, como região de campo, objetivando a obtenção do processo mais simples possível e eficiente. São apresentados os procedimentos detalhados de todas as etapas de fabricação executadas. Para obtenção da tensão de limiar de 1V foram fabricadas amostras com 2 doses diferentes de implantação iônica, 1,0x1013cm-2 e 1,2x1013cm-2. Estas doses resultaram em tensões de limiar (VTH) de 0,72V e 1,08V; respectivamente. Como esperado, a mobilidade independente de campo (0) é maior na amostra com dose menor, sendo de 620cm²/Vs e, para a dose maior, 460cm²/Vs. A inclinação de sublimiar é calculada através da obtenção experimental do fator de acoplamento capacitivo () 0,22; para as duas doses, e resulta em 73mV/déc. O ganho intrínseco de tensão (AV) mostrou-se maior na amostra com maior dose em função da menor condutância de saída, sendo 28dB contra 26dB para a dose menor, no transistor com L=40m e W=12m. Desta forma foi possível implementar uma sequência simples de fabricação de transistores SOI, com resultados elétricos relevantes e com apenas 3 etapas de fotogravação, fato importante para viabilizar seu uso em formação de recursos humanos para microeletrônica. / In this work is developed in an unprecedented way in Brazil a simple process of manufacturing transistors FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) with gate polysilicon, to serve as the basis for future developments and also with the purpose of education in microelectronics. A sequence of manufacturing steps necessary for obtaining FD SOI nMOSFET device is proposed, using only three photolithographic steps and using the buried oxide, intrinsic to SOI technology such as field region, aiming to get the simplest possible and efficient process. All the detailed manufacturing steps performed procedures are presented. To obtain the threshold voltage of 1V samples with 2 different doses of ion implantation (1.0x1013cm-2 and 1.2 x1013cm-2) were fabricated. These doses resulted in threshold voltages (VTH) of 0.72 V and 1.08 V, respectively. As expected, mobility independent of field (0) is higher in the sample with the lowest dose, 620cm²/Vs, and for the higher dose, 460cm²/Vs. The subthreshold slope is calculated by obtaining experimental capacitive coupling factor () 0.22, for both doses and results in 73mV/déc. The intrinsic voltage gain (AV) was higher in the sample with a higher dose due to lower output conductance, 28dB against 26dB to the lowest dose, to the transistor with L = W = 40m and 12m. This made it possible to implement a simple sequence of manufacturing SOI transistors with relevant electrical results and with only 3 steps photolithographic important fact to enable their use in training human resources for microelectronics.

Este trabalho apresenta um estudo sobre o transitório da corrente de dreno e métodos de extração de tempo de vida de geração em transistores SOI MOSFETs parcialmente depletados de porta simples, porta dupla e FinFETs de porta tripla. Este estudo foi baseado tanto em simulações numéricas bidimensionais como em dados experimentais extraídos a partir de transistores fabricados no IMEC (Interuniversity Microelectronics Center), que fica na Universidade Católica de Leuven (KUL) na Bélgica. Inicialmente foi analisada a influência da espessura do óxido de porta e da temperatura na extração do tempo de vida de geração dos portadores utilizando o transitório da corrente de dreno. Nesta análise, além do tempo de vida de portadores, outros parâmetros elétricos também foram estudados, como a tensão de limiar, o potencial de superfície na primeira interface e a energia de ativação para criação de um par elétron-lacuna. Com o estudo da influência dos parâmetros de processo no método de determinação do tempo de vida de geração foi possível propor um modelo simples para estimar o tempo de geração dos portadores em função da temperatura. Este modelo foi aplicado experimentalmente e comparado com resultados obtidos através de simulações apresentando um erro máximo de 5%. Fez-se uma análise detalhada do impacto da presença da região de implantação de HALO na extração do tempo de vida de geração baseando-se no transitório da corrente de dreno. Os resultados obtidos através deste estudo possibilitaram a proposta de um novo modelo. O modelo proposto considera tanto o impacto da lateralidade não uniforme da dopagem do canal no efeito de corpo flutuante, devido à presença das regiões de implantação de HALO, como também as cargas controladas pelas junções de fonte e dreno, o que até então não havia sido alvo de estudo na literatura. Com as novas considerações tornou-se possível à análise do transitório da corrente de dreno com a redução do comprimento de canal. A sensibilidade do novo modelo foi ensaiada com a variação de ± 20% nas concentrações da região de canal e de implantação de HALO resultando em um erro máximo de 9,2%. A maior eficiência do acoplamento da porta nos dispositivos de porta dupla, comparando com os de porta única, foi observada através do estudo do comportamento do potencial de corpo destas estruturas. Esta análise resultou na inserção de um parâmetro dependente da espessura do filme de silício, possibilitando a extrapolação do modelo proposto neste trabalho também para os dispositivos de porta dupla. Os resultados obtidos apresentaram um ajuste bastante satisfatório com a variação do comprimento de canal, temperatura e com a variação das concentrações de dopantes da região de canal e da região de implantação de HALO. Por fim, é apresentado um estudo sobre o transitório da corrente de dreno em dispositivos FinFETs de porta tripla, com e sem a região de implantação de HALO, considerando a variação da largura de canal. Através da análise da tensão de limiar, transcondutância e do transitório da corrente de dreno foi possível observar que os dispositivos sem a presença da região de implantação de HALO são mais susceptíveis a influência dos efeitos de corpo flutuante. / This work presents a study of drain current switch-off transients and extraction methods of the generation lifetime in partially depleted SOI nMOSFET transistors of single gate, double gate and triple gate FinFETs. This study is accomplished through two-dimensional numerical simulations and compared with experimental data of devices fabricated in the IMEC (Interuniversity Microelectronics Center), which is in the Catholic University of Leuven (KUL) in Belgium. Initially, it was analyzed the gate oxide thickness and temperature influences on the carrier generation lifetime extraction using the drain current transient. Beyond the generation lifetime, other electric parameters were also analyzed, such as the threshold voltage, the surface potential and the activation energy. Based on process parameter influence study in the determination method of the generation lifetime, it was possible to propose a simple model in order to estimate the carrier generation lifetime as a function of the temperature. This model was experimentally applied and compared to simulated results and it presented a maximum error of 5%. A detailed analysis of the effect of HALO implanted region in the generation lifetime extraction was based on the drain current transient. The results obtained through this study made possible the proposal of a new model. The proposed model considers not only the laterally non-uniform channel profile due to the presence of a HALO implanted region but also the amount of charge controlled by drain and source junctions, a never-before-seen topic in the literature. The new model sensitivity was tested with a ± 20% variation of the doping concentration of the channel and implanted HALO region resulting in a maximum error of 9.2%. Taking the obtained results into consideration, it was possible to analyze the drain current as a function of the channel length reduction. The great efficiency presented by the gate in double gate devices, compared to the single gate ones, was observed through the study of the body potential behavior in this structure. This analysis resulted in the inclusion of a silicon film thickness dependent parameter that made possible the adaptation of the proposed model in this work also for double gate devices. The obtained results presented a good agreement with the channel length variation, temperature and with the doping concentration variation in the channel and HALO implanted region. Finally, it was presented a study about the drain current transient in triple gate FinFET devices, with and without the HALO implanted region, taking the geometric parameter variation into consideration. Through the analysis of the threshold voltage, the transconductance and the drain current transient of the devices, it was possible to observe that the devices without HALO are remarkably more susceptible to the floating body effects influence.

Neste trabalho foi analisado o comportamento de um transistor UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo n, operando como uma célula de memória 1T-FBRAM (single transistor floating body random access memory). A memória em questão trata-se de uma evolução das memórias 1T1C-DRAM convencionais formada, porém, de apenas um transistor, sendo o próprio transistor o responsável pelo armazenamento da informação por meio do efeito de corpo flutuante. Assim, foram realizadas simulações numéricas bidimensionais, obtendo-se curvas dinâmicas e, a partir destas, foi possível extrair e analisar alguns dos principais parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Foram estudadas as polarizações da célula de memória. Dentre as possíveis maneiras de programação do dado 1 desta tecnologia foram abordadas neste trabalho a programação pelos métodos GIDL (Gate Induced Drain Leakage) e BJT (Bipolar Junction Transistor). Pelo método de escrita por GIDL foi possível operar a célula de memória em alta velocidade sem dissipar potência expressiva. Mostrou-se que esse método é bastante promissor para a tecnologia low-power high-speed. E ainda, obteve-se maior estabilidade na operação de leitura quando esta é polarizada no ponto ZTC (Zero Temperature-Coefficient) devido ao nível de corrente do dado 0 ficar estável mesmo com a variação da temperatura. Pelo método de escrita por BJT, estudou-se a influência das espessuras do filme de silício e também do óxido enterrado, notou-se uma forte dependência da tensão mínima de dreno para a programação do dado 1 em função destas espessuras e também em função da temperatura. Conforme a espessura do filme de silício torna-se mais fina, a tensão de disparo aplicada ao dreno aumenta devido ao maior acoplamento. Porém, observou-se que o nível da tensão de disparo do dreno pode ser modulada através da tensão aplicada ao substrato, tornando possível operar a célula em uma tensão de disparo menor aumentando a vida útil do dispositivo. Quanto à temperatura, com o seu aumento observou-se que a tensão mínima de dreno necessária para disparar a escrita do dado 1 diminuiu favorecendo a programação da célula. Porém o tempo de retenção é prejudicado (torna-se menor) por causa do aumento da corrente de fuga na junção PN. Na análise sobre o impacto que a primeira e a segunda porta causam na margem de sensibilidade de corrente e no tempo de retenção, verificou-se que dependendo da tensão aplicada à porta durante a condição de armazenamento do dado, o tempo de retenção pode ser limitado ou pela geração ou pela recombinação dos portadores (lacunas). Notou-se que há um compromisso entre a obtenção da melhor margem de sensibilidade de corrente e o melhor tempo de retenção. Como o tempo retenção é um parâmetro mais crítico, mais atenção foi dada para a otimização deste. Concluiu-se nesta análise que a melhor polarização para reter o dado por mais tempo é a primeira interface estar em modo acumulação e a segunda em modo depleção. No estudo da polarização de dreno durante a operação de leitura, observou-se que quando aplicado alta tensão de dreno é obtido alta margem de sensibilidade, porém ao mesmo tempo esta polarização prejudica o dado 0 devido ao alto nível de geração de lacunas induzidas pela ionização por impacto, o qual diminui o tempo de retenção e destrói o dado 0 quando operações de múltiplas leituras são realizadas. Já para baixo nível de tensão de dreno durante a leitura notou-se que é possível realizar múltiplas operações de leitura sem perder o dado armazenado e também maior tempo de retenção foi obtido. / In this study was analyzed the behavior of one transistor called UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) working as a 1T-FBRAM (Single Transistor Floating Body Random Access Memory). This memory device is an evolution from conventional memories 1T1C-DRAM, however formed by only one transistor, the device itself is responsible for the storage of the information through the floating body effect. Thus two dimensional simulations were performed, where were obtained dynamic curves, and from these curves it was possible to extract and analyze some of the main parameters, such as, trigger drain voltage, sense margin current, read window, and the retention time, beyond the mechanisms in each state of memory (write, read and hold). Among the possible ways to program the data 1 in this technology were used the methods GIDL (Gate Induced Drain Leakage) and BJT (Bipolar Junction Transistor). By the GIDL method it was possible to operate the memory cell at high speed without spending significant power, showing that this method is very promising for low-power high-speed. Furthermore, greater stability was obtained in read operation when it is biased at point ZTC (zero-Temperature Coefficient) due to the current level of datum \'0\' remain stable even with temperature variation. By the BJT method, it was studied the influence of the silicon film thickness and the buried oxide thickness, and it was noted a strong dependence on minimum drain voltage for programming the data \'1\' as a function of both thicknesses. As the thickness of the silicon film becomes thinner, the trigger drain voltage increases due to stronger coupling. However, it was observed that the level of the trigger drain voltage can be modulated by the substrate bias in this way it is possible to operate the cell with lower voltage avoiding the damage and increasing the lifetime of the device. About the temperature, with its increase it was observed that the minimum drain voltage required to trigger the writing datum \'1\' decreased favoring the programming the cell. However the retention time is harmed (becomes smaller) due to the increment of leakage current in the PN junction. Analyzing the impact of the first and second gate on sense margin current and retention time, it was verified that depending on the voltage applied to the gate during the hold condition, the retention time may be limited by the generation or recombination of the carriers (holes). It was noted that there is a compromise between obtaining the best sense margin current and the best retention time. Since the retention is the most critical parameter, more attention should be given in order to obtain the optimization of this latter. It is concluded in this analysis that the best bias to retain the datum for longer time is the first interface being in accumulation mode and the second in depletion mode. In the study of biasing the drain during the read operation, it has been observed that the use of high drain voltage provides high sense margin, but at the same time, this polarization affect the data \'0\' due to high level of holes generation induced by impact ionization, which shortens the retention time and destroys the data \'0\' in multiple read operations. However, for low drain voltage during read operations it was possible to perform multiple read operations without losing the stored data and also higher retention time was obtained.

Orientadores: Jacobus Willibordus Swart, Angélica Denardi de Barros / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-26T06:34:57Z (GMT). No. of bitstreams: 1 Cesar_RodrigoReigota_M.pdf: 3932101 bytes, checksum: b4dd2542176f2f405f73883dd504a69a (MD5) Previous issue date: 2014 / Resumo: Com a escassez de água potável e com a sua contaminação frequente, a monitoração da mesma tornou-se importante. Dentre os muitos contaminantes, temos o chumbo (Pb). Este no passado foi muito utilizado em encanamentos residenciais, causando a contaminação da água. O chumbo pode causar danos á saúde humana desencadeando desde disfunções nos rins, aborto até alguns tipos de câncer. Dessa forma a criação de um dispositivo do tipo ISFET (Transistor de Efeito de Campo Sensível a Íon), que detecta a presença de cátions e ânions em água, está sendo desenvolvido para a detecção específica do chumbo. Para tal fim, foram utilizados filmes finos de óxido de titânio (TiO2) como dielétrico de porta e foi utilizado fosfato de cério fibroso (CeP) como membrana seletiva (material desenvolvidos no Laboratório de Química do Estado Solido - LQES[1]). Os filmes finos de TiO2 foram obtidos por dois métodos: i) deposição de titânio metálico por sputtering seguido pelo processo de oxidação térmica rápida (rapid thermal process - RTP); ii) deposição do óxido de titânio por sputtering. Foi escolhido o dióxido de titânio (TiO2) devido as suas características como: alta constante dielétrica, capacidade de formar pontes de hidrogênio e estabilidade química. Os filmes de TiO2, foram caracterizados estruturalmente por espectroscopia Raman; apresentando picos relacionados à estrutura cristalina rutilo, o que foi através do índice de refração igual a 2.4 encontrado na elipsometria. A microscopia de força atômica (AFM) e microscópio óptico mostraram a uniformidade do filme de CeP, dessa maneira sendo possível determinar qual é o melhor método de deposição da solução de CeP. Para testar qual método de deposição que resultou no melhor filme fino de TiO2, foram desenvolvidos capacitores com estrutura Si/TiO2e Si/SiO2/TiO2 no CCS (Centro de Componentes Semicondutores). Dessa maneira foram realizadas as medidas capacitância por tensão (CxV) e corrente por tensão (IxV) para vários tempos de recozimento. Levando-se em consideração o menor valor de densidade de carga, tensão de banda plana próximo ou igual a -0,9 V e o maior valor da constante dielétrica foi possível determinar que para ambos os métodos de deposição a melhor estrutura é a de Si/TiO2, com 10 minutos de recozimento para o filme obtido por RTP e com 15 minutos para o filme obtido por sputtering. Com a melhor condição elétrica de funcionamento dos capacitores foi desenvolvido o Eletrólito-Isolante-Semicondutor (EIS). A partir da curva CxV dos dispositivos EIS sem a membrana de CeP e com o óxido de Ti obtido por RTP, foi possível determinar a sensibilidade de 45mV/pH para soluções com diferentes valores de pH e sensibilidade igual a 42mV/100ppm para soluções com diferentes concentrações de chumbo. Com a membrana seletiva o dispositivo mostrou sensibilidade de 40mV/100ppm para soluções com concentrações diferentes de chumbo. O dispositivo EIS com óxido obtido por sputtering teve sensibilidade de 96mV/pH na detecção de pH, sendo está sensibilidade maior que a obtida pelo EIS obtido por RTP. Ao testar soluções com diferentes concentrações de chumbo, o dispositivo sem a membrana seletiva mostrou uma sensibilidade de 30mV/100ppm. Neste caso, o EIS com membrana seletiva mostrou uma sensibilidade de 20mV/100ppm / Abstract: With the shortage of drinking water and with their frequent contamination, monitoring the same became important. Among the many contaminants, we have lead (Pb). This in the past it was widely used in residential plumbing, one of the ways that caused water contamination. Lead can cause damage to human health from kidney dysfunction, causing abortion and even some types of cancer. In this way the creation of a device of type ISFET (Sensitive Field Effect Transistor for ion), which detects the presence of cations and anions in water, is being developed for the specific detection of lead. For this purpose, we used thin titanium dioxide (TiO2) films as dielectric and fibrous cerium phosphate (CeP) was used as selective membrane (material developed in the laboratory of Solid State Chemistry-LQES[1]). The TiO2 thin films were obtained by two methods: 1) metallic titanium was deposited by sputtering then was oxidized by rapid thermal oxidation process (RTP); 2) Consist in titanium oxide deposition by sputtering. Titanium dioxide was chosen due to it quality was dielectric constant, ability to form hydrogen bonds and chemical stability. TiO2 thin films were structurally characterized by Raman Spectroscopy showing peaks related to rutile crystal structure, which has been proven through the refractive index equal to 2.4 found on elipsometria. The atomic force microscopy (AFM) and optical microscope showed the uniformity of the CeP film, thus being able to determine what the best method of deposition of CeP solution. To test which method has the best TiO2 thin film capacitors were developed with Si/TiO2 and Si/SiO2/TiO2 structure on CCS (Centre of Semiconductor Components). In this way were carried out the measures capacitance of versus voltage (CxV) and current versus tension (IxV) for various annealing times. Taking into consideration the smallest value of charge density, flat-band voltage near -0.9V and the greatest value of dielectric constant, it was possible to determine that for both methods of deposition the best structure is the Si/TiO2, with 10 minutes of annealing for the film obtained by RTP and with 15 minutes to the film obtained by sputtering. With the best electrical capacitors operating condition was developed the Electrolyte-Insulator-Semiconductor (EIS). From the curves CxV without the membrane of CeP and the titanium oxide obtained by RTP, it was possible to determine the sensitivity of 45mV/pH for pH detection and sensitivity of 42mV/100ppm for lead detection. With the selective membrane the EIS showed a sensitivity of 40mV/100ppm for lead detection. The EIS device with TiO2 obtained by sputtering showed a sensitivity of 96mV/pH for pH detection and sensitivity of 30mV/100ppm for lead detection. The EIS with selective membrane showed a sensitivity of 20mV/100 ppm for lead detection / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-01T07:57:52Z (GMT). No. of bitstreams: 1 BiazonFilho_AlcinoJose_M.pdf: 4380355 bytes, checksum: 6354c6bb7cf99462cb4afbe81c217d0e (MD5) Previous issue date: 2001 / Resumo: Neste trabalho desenvolvemos uma porta universal em lógica temária através da álgebra de Post, utilizando-se dela pudemos desenvolver alguns circuitos conhecidos da lógica binária como Flip-Flops e Somadores. Esses circuitos foram simulados em SPICE e seu Lay-Out desenvolvido utilizando-se ferramentas como Tanner e L YS, para a construção de um circuito Integrado utilizamos uma Foundry que já conhecíamos e que possuía uma grande confiabilidade que foi a AMS CYE em 0.8 um. Para os testes dos circuitos construídos utilizamos as instalações do Laboratório de Medidas (DEMICIUNICAMP) com seus equipamentos ligados via GPIB e desenvolvemos instrumentos virtuais (Y.I.) via Labview que pudessem controlar esses equipamentos e gerar alguns sinais necessários para a obtenção destas medidas. Comprovamos durante os testes a viabilidade das portas Topo (deslocador temário), Alfatopo (mínimo entre duas variáveis temárias, deslocada de um nível lógico) e do flip-flop (com o funcionamento idêntico ao tradicional tipo D) temário / Abstract: In this work we developed a universal gate in temary logic through Post algebra; using this gate we could develop some well known circuits from binary logic like Flip-Flops and Adders. These circuits were simulated using Spice and the Lay-Out was developed using tools like Tanner and L YS; to construct the integrated circuit we use a foundry that we already knew as reliable, that was the AMS CYE, in 0.8 um. To test the circuits we used the facilities ofthe Measurement Laboratory (DEMICIUNICAMP) and the equipment's were Jinked via GPIB; we developed virtual instrumentation (Y.I.) using Labview to control these equipment's and generate some necessary signals to obtain the final results. We proved during this tests the viability of the gates Topo (Temary shifter), Alfatopo (minimum among two temary variables, shifted in one logic leveI) and Flip-flop (identical oftraditional type D) temary / Mestrado / Eletrônica e Microeletrônica / Mestre em Engenharia Elétrica

Orientador: Jacobus Willibrordus Swart / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-24T23:49:20Z (GMT). No. of bitstreams: 1 Redolfi_AugustoCesar_D.pdf: 13702909 bytes, checksum: 400d3780f93de7155a7690566d26c6e0 (MD5) Previous issue date: 1999 / Resumo: Foi estabelecido um processo para a fabricação em laboratório de Transistores Bipolares de Heterojunção (HBTs), em AIGaAs/GaAs. O trabalho consistiu basicamente do estudo das etapas elementares de fabricação. Foi projetado um conjunto de máscaras incluindo dispositivos em diferentes tamanhos e estruturas de teste. Com este conjunto de máscaras, as etapas de processamento de HBTs foram estudadas e transistores HBT foram fabricados. Foi analisado um método para se determinar com precisão o ponto de parada de etch úmido, consistindo da medida da currente reversa em um diodo Schottky formado entre a superfície semicondutora e uma ponta de tungstênio. Com este método foi possível expor com precisão a camada de base. A abertura de vias de contato em paredes em ângulo controlado foi obtida transferindose o ângulo de inclinação de uma parede de fotorresiste para a parede da via em polyimide. Estruturas de metal para contatos ôhmicos baseadas em AuGe, para contatos n+ e Ti/Pt/ Au, para camadas p+, ambas obtidas por evaporação por feixe de elétrons, seguida de um ciclo térmico para liga ou sinterização, foram analisadas para o uso em dispositivos de pequena geometria ...Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital / Abstract: A process was established for the fabrication in laboratory of Heterojunction Bipolar Transistors (HBTs) with the AIGaAs/GaAs system. The work consisted basically of the study of elementary processing steps. A mask set was designed including devices in different sizes and test structures. With this mask set, the processing steps for HBT fabrication were studied and HBT transistors were obtained. A method to stop wet etching precisely on the base layer was analysed. This method consists of measuring the reverse currente in a diode formed between the surface of the layer being etched and a tungsten probe and allowed precise base layer exposure. The opening of contact vias with precise wall angle control was achieved by tranfering the pattern of a photoresist tilted wall to a polyimide via. Contact metallization strucures based on AuGe for n+ layers and Ti/Pt/ Au for p+ layers, produced by e-beam evaporation followed by an alloy or sinthering cycle was analysed for usage in small geometry devices and contact resistivity as low as 1x ?10 POT. ?6? ?ômega? ?cm POT.2? were achieved for both cases. An empirical model was developed, implemented and tested to simulate the behavior of fabricated devices. This model includes the self-heating effect and is suitable for use with CAD tools. ...Note: The complete abstract is available with the full electronic digital thesis or dissertations / Doutorado / Doutor em Engenharia Elétrica