La reciente adopción del estándar de transmisión Japonés-Brasileño de TV Digital (SBTVDT) por parte del gobierno peruano ha motivado a realizar investigaciones en torno a este estándar por su naturaleza de “estándar abierto” permitiendo cooperar con un aporte significativo para su desarrollo. Uno de los campos más interesantes en torno al SBTVD-T es el formato de compresión de video digital en el cual se basan los codificadores/decodificacores (CODEC’s). Los CODEC’s del estándar SBTVD-T utilizan el formato de compresión H.264/AVC, desarrollado por el Joint Video Team (JVT), el cual posee mayor tasa de compresión en comparación con sus predecesores debido a la alta complejidad computacional que presentan sus algoritmos. El presente trabajo de tesis trata sobre el módulo de Estimación de Movimiento que forma parte del proceso de Inter-Predicción del Codificador H.264/AVC, el cual presenta la mayor complejidad computacional de todos los procesos del Codificador H.264/AVC. Para el presente trabajo se desarrolló este módulo tomando en cuenta una de las principales innovaciones del formato H.264/AVC: el algoritmo de Estimación de Movimiento Fraccional con precisión Quarter-Pixel o 0.25 píxeles. El objetivo del presente trabajo es aplicar este algoritmo para transmisión de video digital en tiempo real considerando que será utilizado para plataformas de dispositivos portátiles cuyas características buscan reducir el consumo de energía y el espacio de hardware. Este algoritmo fue implementado en una aplicación en el entorno de programación MATLAB®, en base a un software de referencia disponible en el portal del grupo que los desarrolló, cuyos resultados se contrastaron con los obtenidos por la simulación de la arquitectura hardware. Posteriormente se diseño la arquitectura en base a artículos revisados para luego plantear modificaciones que mejoren la frecuencia de procesamiento y la optimización de la cantidad de recursos lógicos requeridos. La arquitectura fue descrita en el lenguaje de descripción de hardware VHDL, sintetizada para los dispositivos FPGA de la familia Cyclone II y Stratix II de la compañía Altera® y se realizó la verificación funcional por medio de Testbenchs utilizando la herramienta ModelSim de ALTERA. De los resultados de la síntesis de la arquitectura se obtuvo la frecuencia de operación y por simulación se verificó las cantidades de ciclos de reloj por operación, con lo que se pudo fundamentar que la arquitectura diseñada para ser implementada en un FPGA de la familia Cyclone II de la compañía ALTERA es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de 30 cuadros por segundo, es decir en tiempo real. / Tesis

Tese de mestrado. Engenharia Electrotécnica e de Computadores (Área de especialização de Informática Industrial). Faculdade de Engenharia. Universidade do Porto. 1998

<p>Denna rapport behandlar akustisk undervattenskommunikation. I rapporten tas olika aspekter upp på modulering, demodulering, kanalutjämning, den akustiska undervattenskanalens egenskaper samt andra fenomen och problem som kan uppkomma vid undervattenskommunikation. Speciellt har vikten i rapporten lagts vid adaptiva kanalutjämnare. </p><p>Utifrån olika simuleringar provades en undervattenskommunikationsmodell under fältmässiga förhållanden. Resultatet av utprovningen visade att differentiellt fasskift i kombination med en kanalutjämnare fungerade väl under rådande förhållanden. </p><p>I rapportens senare del beskrivs ett undervattenskommunikationssystem uppbyggd kring en Xilinx Spartan2 FPGA. Konstruktionen är resultatet av de teoretiska och praktiska slutsatser som framkommit under arbetets gång.</p>

<p>The purpose of this thesis was to implement a serial communication port model for a digital signal processor. It is a behavioral model, developed using VHDL, that is instruction comparisable to the Motorola digital signal processor DSP 56002. It supports five different data transfer modes and provides a programmable baud rate generator. </p><p>This report starts out by giving a description of the external port, port C, the pin control logic and general purpose functionality. Then a more detailed description of the three pin dedicated serial communication interface is presented, the different operating modes and the baud rate generator are described.</p>

<p>The fast growth of wireless local area networks today has opened up a whole new market for wireless solutions. Released in 1999, the IEEE 802.11a is a standard for high-speed wireless data transfer that much of modern Wireless Local Area Network technology is based on.</p><p>This project has been about implementing the transmitter part of the 802.11a physical layer in VHDL to run on the Altera Stratix II FPGA. Special consideration was taken to divide the system into parts based on sample rate. This report contains a brief introduction to Orthogonal Frequency Division Multiplexing and to the IEEE 802.11a physical layer as well as a description of the implemented system.</p>

<p>Det här arbetet är en utvärdering om huruvida det finns problem som kan få en prestandavinst då man använder en Field-Programmable Gate Array (FPGA) som hjälpprocessor till en mikroprocessor i jämförelse men att enbart använda en mikro-processor. För att avgöra detta implementerades algoritmen gaussfiltrering dels på en mikroprocessor med språket C och dels för en FPGA med hårdvarubeskrivningsspråket Very-High-Speed Integrated Circuits Hardware Description Language (VHDL). Simuleringar gjordes för dessa två implementationer och resultatet visade att det var möjligt att få en prestandaökning på 25 gånger för denna speciella algoritm.</p>

This thesis describes the work related to an interferer rejection system employing frequency analysis and cancellation through phase-opposed signal injection. The first device in the frequency analysis chain, an analog fast Fourier transform application-specific integrated circuit (ASIC), was improved upon. The second device, a chained fast Fourier transform followed by a frequency analysis module employing cross-correlation for signal detection was specified, designed and implemented in VHDL.

This report describes the development and implementation of a system for transmitting digital information at high speeds from a miniaturized submersible developed by the Ångström Space Technology Centre at Uppsala University. For instance, the vehicle shall transmit image data – even stream live video - through an optical fibre to a monitor in a ground station. Hence, the system shall be used both to convert the image data to make it transmittable, and to recreate it at the receiver. The work includes a pre-study of the programming language and the technology used. A concept for the solution is presented together with main components later broken down into internal functions. Following on this, other components that were necessary for fulfilling the function of the main components were identified. The system was developed with the hardware description language VHDL in order to be implementable and testable on an FPGA platform, but also to be transferable to other devices. After the development and implementation on the hardware platform, the system was tested and verified. Analysis showed that some modifications were required to produce the desired results. These modifications implied some deviations from the assignment statement but gave rise to suggestions for further improvement of the concept. All in all, however, the solution was successfully verified since the transmitted data was possible to recreate the original image. The report contains drawings of the developed system and the source code it consists of. / Deeper Access, Deeper Understanding

Målet med examensarbetet är att implementera en mjuk CPU i en FPGA-krets som finns tillgänglig på ett ALTERA DE2 Board. Denna mjuka processor integreras i ett projekt skapat i utvecklingsmiljön Quartus II. Den kommunicera med programmerad logik i FPGA:n och den signalbehandlar en audiosignal (stereo), så att ett eko kan genereras och att volym och balans blir justerbar. Detta styrs av ett tangentbord som kopplas till DE2-kortet och de olika förändringarna på utsignalen visas på en LCD. / The ambition with this thesis is to implement a soft CPU i a FPGA-circuit which is available on an ALTERA DE2 Board. This soft processor is integrated in a project designed in the development environment: Quartus II CAD System. It communicates with programmed logic in the FPGA and it alters an audiosignal so that an eco is generated and so that volume and balance can be adjusted. This is controled from a keyboard which is connected to the DE2-card and all the different adjustments of the outsignal are shown on an LCD.

Denna rapport behandlar akustisk undervattenskommunikation. I rapporten tas olika aspekter upp på modulering, demodulering, kanalutjämning, den akustiska undervattenskanalens egenskaper samt andra fenomen och problem som kan uppkomma vid undervattenskommunikation. Speciellt har vikten i rapporten lagts vid adaptiva kanalutjämnare. Utifrån olika simuleringar provades en undervattenskommunikationsmodell under fältmässiga förhållanden. Resultatet av utprovningen visade att differentiellt fasskift i kombination med en kanalutjämnare fungerade väl under rådande förhållanden. I rapportens senare del beskrivs ett undervattenskommunikationssystem uppbyggd kring en Xilinx Spartan2 FPGA. Konstruktionen är resultatet av de teoretiska och praktiska slutsatser som framkommit under arbetets gång.