Como as tecnologias de CI avançam através de melhoras de desempenho, maiores são as densidades e a complexidade de projetos. Esse avanço cria a necessidade de novas ferramentas CAD e metodologias de projeto para lidar com um ritmo aceitável de desenvolvimento. Inúmeras soluções foram propostas, entre elas está a utilização de conceitos de reuso, metodologia abordada nesse trabalho. O projeto reusável vem do pensamento de que funcionalidades realizadas são muitas vezes similares ou até mesmo idênticas em inúmeras aplicações. Circuitos como somadores e multiplicadores são exemplos de blocos comuns utilizados em diferentes soluções. Este trabalho apresenta uma abordagem baseada em componentes para descrições de hardware, com o objetivo de maximizar reuso, através de composição e montagem gráfica de componentes. Para lidar com esse paradigma, é apresentado um processo chamado Macanudo. Mesmo que linguagens de descrição de hardware tenham ajudado os processos de projeto a alcançar reusabilidade, essa abordagem tem o objetivo de trazer uma forma mais eficiente de guiar o processo a esse resultado. Esta abordagem é composta por um modelo de componentes que descreve como cada uma dessas entidades deve ser criada e suas interações, assim como sua evolução e distribuição. Juntamente a esse modelo, foi criada um ambiente de desenvolvimento integrado para dar suporte a esse paradigma. Esse programa trabalha com o conceito de projetos, pois a evolução do mesmo traz intrinsecamente uma forma de usabilidade de grande importância. Isso se deve ao fato de no decorrer do tempo, grupos de componentes serem melhorados e adaptados para satisfazer novos requisitos. Assim, o ambiente permite que um determinado componente seja modificado em seu interior para satisfazer necessidades específicas como desempenho, por exemplo. O ambiente dá suporte a construção gráfica de componentes, usando como base a idéia de estrutura comumente encontrada em sistemas eletrônicos: conjuntos de entidades que se conectam. Cada uma dessas entidades pode igualmente ser formada de blocos interconectados ou de apenas um bloco básico de projeto, reutilizados em diferentes níveis de abstração e hierarquia. Alguns circuitos foram montados através desse processo, gerando novos componentes e códigos VHDL, sendo possível sua integração no ambiente e em outros projetos externos. / As integrated circuit technologies advance towards higher performance, greater densities and increasing system complexity, CAD tools and design methodologies struggle to keep pace. Many solutions have been proposed, and one of them is the concept of reuse, which is the adopted methodology in this work. The reusable design comes from the idea that almost duplicated or even equal functionalities appear in several applications. Circuits such as adders and multipliers are examples of common building blocks needed in many different applications. This work presents a component-based approach in hardware descriptions, with the main goal of maximizing reuse, through graphical building and assembly of components. To deal with this paradigm, it is presented a process called Macanudo. Even with hardware description languages leading to a major leap in design reusability, this new approach has the objective of bringing an efficient way to guide the process to a better result. A component model describing how these entities must be created and assembled, as well as its evolution and distribution, composes this process. The model is followed with an IDE that supports this paradigm. The software deals with the concept of designs, because its evolution provides yet another form of a useful functionality, with great importance. This happens because over the time groups of products are updated and adapted to satisfy new requirements, such as performance. The environment supports graphical component building, using the idea based upon an usual structure found in electronics systems: a set of entities that connect to each other. Interconnected blocks or a simple design block, reused in different levels of abstraction and hierarchy, can equally form each of these entities. Initial circuits have been assembled through this approach, generating new components and VHDL code, making its integration under the environment and others external designs possible.

A busca por padrões em imagens é um problema clássico em visão computacional e consiste em detectar a presença de uma dada máscara em uma imagem digital. Tal tarefa pode se tornar consideravelmente mais complexa com a invariância aos aspectos da imagem tais como rotação, escala, translação, brilho e contraste (RSTBC - rotation, scale, translation, brightness and contrast). Um algoritmo de busca de máscara foi recentemente proposto. Este algoritmo, chamado de Ciratefi, é invariante aos aspectos RSTBC e mostrou-se bastante robusto. Entretanto, a execução deste algoritmo em um computador convencional requer diversos segundos. Além disso, sua implementação na forma mais geral em hardware é difícil pois há muitos parâmetros ajustáveis. Este trabalho propõe o projeto de um software que gera automaticamente módulos compiláveis em Hardware Description Logic (VHDL) que implementam o filtro circular do algoritmo Ciratefi em dispositivos Field Programmable Gate Array (FPGA). A solução proposta acelera o tempo de processamento de 7s (em um PC de 3GHz) para 1,367ms (em um dispositivo Stratix III da Altera). Esta performance excelente (mais do que o necessário em sistemas em tempo-real) pode levar a sistemas de visão computacional de alta performance e de baixo custo. / Template matching is a classical problem in computer vision. It consists in detecting the presence of a given template in a digital image. This task becomes considerably more complex with the invariance to rotation, scale, translation, brightness and contrast (RSTBC). A novel RSTBC-invariant robust template matching algorithm named Ciratefi was recently proposed. However, its execution in a conventional computer takes several seconds. Moreover, the implementation of its general version in hardware is difficult, because there are many adjustable parameters. This work proposes a software that automatically generates compilable Hardware Description Logic (VHDL) modules that implement the circular filter of the Ciratefi template matching algorithm in Field Programmable Gate Array (FPGA) devices. The proposed solution accelerates the time to process a frame from 7s (in a 3GHz PC) to 1.367ms (in Altera Stratix III device). This excellent performance (more than the required for a real-time system) may lead to cost-effective high-performance coprocessing computer vision systems.

Este trabalho desenvolve a simulação do controle de velocidade de motor de indução com a técnica de controle direto de torque (Direct Torque Control - DTC), sendo executada em um dispositivo lógico programável tipo FPGA (Field Programable Gate Array). A simulação é realizada usando-se dois programas: O MATLAB/Simulink e o ModelSim, sendo que estes dois programas trabalham em modo de co-simulação provida pelo toolbox Link-for-ModelSim do Simulink. Enquanto a dinâmica do motor e do inversor é executada no MATLAB, o algoritmo de controle da estratégia DTC é executada no ModelSim. O algoritmo de acionamento DTC é escrito em linguagem de descrição de hardware VHDL (Very High Speed Integrated Circuit Hardware Description Language - VHSIC HDL) e utiliza a aritmética de ponto flutuante. Os resultados das simulações são apresentados e analisados no final deste trabalho. / This work presents a simulation of induction motor speed control using the technique of direct torque control (DTC), performed in a reprogrammable device type FPGA. The simulation is performed using two programs: MATLAB/Simulink and ModelSim, where these two programs work in a co-simulation mode, provide by Link for ModelSim toolbox from Simulink. While the motor and inverter dynamics is performed in MATLAB, the control algorithm of DTC technique runs in the ModelSim program. The algorithm of DTC drive is written in hardware description language (VHDL) and use the float point arithmetic. The simulation results are presented and analyzed in the end of this work.

A growing search for alternative architectures and softwares have been noted in the last years. This search happens due to the advance of hardware technology and such advances must be complemented by innovations on design methodologies, test and verification techniques in order to use technology effectively. Alternative architectures and softwares, in general, explores the parallelism of applications, differently to Von Neumann model. Among high performance alternative architectures, there is the Dataflow Architecture. In this kind of architecture, the process of program execution is determined by data availability, thus the parallelism is intrinsic in these systems. The dataflow architectures become again a highlighted search area due to hardware advances, in particular, the advances of Reconfigurable Computing and Field Programmable Gate Arrays (FPGAs). ChipCflow projet is a tool for execution of algorithms using dynamic dataflow graph in FPGA. In this thesis, the development of a code conversion tool to generate aplications in a static dataflow architecture, is described. Also the ChipCflow project where the code conversion tool is part, is presented. The specification of algorithm to be converted is made in C language and converted to a hadware description language, respecting the proposed by ChipCflow project. The results are the proof of concept of converting a high-level language code for dataflow architecture to be used into a FPGA. / Existe uma crescente busca por softwares e arquiteturas alternativas. Essa busca acontece pois houveram avanços na tecnologia do hardware, e estes avanços devem ser complementados por inovações nas metodologias de projetos, testes e verificação para que haja um uso eficaz da tecnologia. Os software e arquiteturas alternativas, geralmente são modelos que exploram o paralelismo das aplicações, ao contrário do modelo de Von Neumann. Dentre as arquiteturas alternativas de alto desempenho, tem-se a arquitetura a fluxo de dados. Nesse tipo de arquitetura, o processo de execução de programas é determinado pela disponibilidade dos dados, logo o paralelismo está embutido na própria natureza do sistema. O modelo a fluxo de dados possui a vantagem de expressar o paralelismo de maneira intrínseca, eliminando a necessidade do programador explicitar em seu código os trechos onde deve haver paralelismo. As arquiteturas a fluxo de dados voltaram a ser uma área de pesquisa devido aos avanços do hardware, em particular, os avanços da Computação Reconfigurável e dos Field Programmable Gate Arrays (FPGAs).Nesta tese é descrita uma ferramenta de conversão de código que visa a geração de aplicações utilizando uma arquitetura a fluxo de dados estática. Também é descrito o projeto ChipCflow, cuja ferramenta de conversão de código, descrita nesta tese, é parte integrante. A especificação do algoritmo a ser convertido é feita em linguagem C e convertida para uma linguagem de descrição de hardware, respeitando o modelo proposto pelo ChipCflow. Os resultados alcançados visam a prova de conceito da conversão de código de uma linguagem de alto nível para uma arquitetura a fluxo de dados a ser configurada em FPGA.

Como as tecnologias de CI avançam através de melhoras de desempenho, maiores são as densidades e a complexidade de projetos. Esse avanço cria a necessidade de novas ferramentas CAD e metodologias de projeto para lidar com um ritmo aceitável de desenvolvimento. Inúmeras soluções foram propostas, entre elas está a utilização de conceitos de reuso, metodologia abordada nesse trabalho. O projeto reusável vem do pensamento de que funcionalidades realizadas são muitas vezes similares ou até mesmo idênticas em inúmeras aplicações. Circuitos como somadores e multiplicadores são exemplos de blocos comuns utilizados em diferentes soluções. Este trabalho apresenta uma abordagem baseada em componentes para descrições de hardware, com o objetivo de maximizar reuso, através de composição e montagem gráfica de componentes. Para lidar com esse paradigma, é apresentado um processo chamado Macanudo. Mesmo que linguagens de descrição de hardware tenham ajudado os processos de projeto a alcançar reusabilidade, essa abordagem tem o objetivo de trazer uma forma mais eficiente de guiar o processo a esse resultado. Esta abordagem é composta por um modelo de componentes que descreve como cada uma dessas entidades deve ser criada e suas interações, assim como sua evolução e distribuição. Juntamente a esse modelo, foi criada um ambiente de desenvolvimento integrado para dar suporte a esse paradigma. Esse programa trabalha com o conceito de projetos, pois a evolução do mesmo traz intrinsecamente uma forma de usabilidade de grande importância. Isso se deve ao fato de no decorrer do tempo, grupos de componentes serem melhorados e adaptados para satisfazer novos requisitos. Assim, o ambiente permite que um determinado componente seja modificado em seu interior para satisfazer necessidades específicas como desempenho, por exemplo. O ambiente dá suporte a construção gráfica de componentes, usando como base a idéia de estrutura comumente encontrada em sistemas eletrônicos: conjuntos de entidades que se conectam. Cada uma dessas entidades pode igualmente ser formada de blocos interconectados ou de apenas um bloco básico de projeto, reutilizados em diferentes níveis de abstração e hierarquia. Alguns circuitos foram montados através desse processo, gerando novos componentes e códigos VHDL, sendo possível sua integração no ambiente e em outros projetos externos. / As integrated circuit technologies advance towards higher performance, greater densities and increasing system complexity, CAD tools and design methodologies struggle to keep pace. Many solutions have been proposed, and one of them is the concept of reuse, which is the adopted methodology in this work. The reusable design comes from the idea that almost duplicated or even equal functionalities appear in several applications. Circuits such as adders and multipliers are examples of common building blocks needed in many different applications. This work presents a component-based approach in hardware descriptions, with the main goal of maximizing reuse, through graphical building and assembly of components. To deal with this paradigm, it is presented a process called Macanudo. Even with hardware description languages leading to a major leap in design reusability, this new approach has the objective of bringing an efficient way to guide the process to a better result. A component model describing how these entities must be created and assembled, as well as its evolution and distribution, composes this process. The model is followed with an IDE that supports this paradigm. The software deals with the concept of designs, because its evolution provides yet another form of a useful functionality, with great importance. This happens because over the time groups of products are updated and adapted to satisfy new requirements, such as performance. The environment supports graphical component building, using the idea based upon an usual structure found in electronics systems: a set of entities that connect to each other. Interconnected blocks or a simple design block, reused in different levels of abstraction and hierarchy, can equally form each of these entities. Initial circuits have been assembled through this approach, generating new components and VHDL code, making its integration under the environment and others external designs possible.

Orientadores: Sandro Rigo, Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-13T11:44:55Z (GMT). No. of bitstreams: 1 Costa_RichardMaciel_M.pdf: 4274440 bytes, checksum: 4094fea059358a9a5eb39c56aa5f1f3c (MD5) Previous issue date: 2008 / Resumo: Em um passado recente os sistemas eram constituídos de partes discretas tais como microprocessadores, memórias e Application Specific Integrated Circuits (ASICs). Essa separação clara e simples tornava possível a especificação ser feita por uns poucos projetistas utilizando uma abordagem top-down: a partir de um modelo comportamental ou Register-Transfer Level (descritos em VHDL, por exemplo), progressivamente refinando o modelo ate o nível Transistor-to-Transistor. Entretanto, o avanço contínuo do processo de miniaturização de transistores possibilitou a criação de sistemas completos integrados em um único chip (também chamados de System-on-chip). Dado que esses sistemas s~ao tipicamente constituídos por diversos componentes complexos, um nível mais alto de abstração - o de sistema - foi criado, juntamente com suas linguagens associadas (como a linguagem SystemC), para facilitar o trabalho dos projetistas. As linguagens utilizadas para modelar no nível de sistema são diferentes das linguagens utilizadas para modelar nos níveis comportamental e Register-Transfer. Assim, surge o problema de como co-verificar componentes descritos em diferentes níveis de abstração; característica desejável para projetos de grande porte, já que fornece uma garantia de interoperabilidade entre os componentes no sistema final. Este trabalho, então, apresenta uma metodologia para resolver o problema de co-simulação entre a linguagem de descrição de hardware VHDL e a linguagem de descrição de sistema SystemC através do uso da Verilog Procedural Interface (VPI). Alem da metodologia em si, descreve-se o trabalho no sentido de criar um arcabouço para validar a metodologia e testes comparativos entre a implementação feita e uma ferramenta comercial popular. / Abstract: In a recent past, systems were mostly constituted by well-separated parts such as microprocessors, memories and Application Specific Integrated Circuits (ASICs). That simple and clear organization allowed entire systems to be designed by only a few designers through a top-down approach: from the behavioral or register transfer model (using VHDL, for instance) advancing to the transistor-to-transistor level. However, the continuous advance of the process of shrinking transistors made it possible to create entire systems integrated in a single die (called System-on-chip). Because these systems are usually constituted by many complex components, a higher abstraction level - the system level - was created, together with the associated languages, to ease the work of the designers. The languages used to model on the system level are diferent from the languages used to model on the behavioral and register-transfer levels. Therefore, the problem of how to co-verify components written in diferent abstraction levels arises; this co-verification is desirable for big projects, since it provides a way to check if the components of the target system are working together. This project presents a methodology to solve the co-simulation problem between the hardware description language VHDL and the system description languagem SystemC through the use of the Verilog Procedural Interface (VPI). We describe the methodology and also describe the framework used to validate the methodology and comparative tests between this framework and a well-known comercial tool. / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientador: Euripedes Guilherme de Oliveira Nobrega / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecanica / Made available in DSpace on 2018-08-15T01:47:19Z (GMT). No. of bitstreams: 1 Oliveira_AlexandreTomazati_M.pdf: 3226409 bytes, checksum: 06c44b66428a69ae6b8214fd07432ae6 (MD5) Previous issue date: 2009 / Resumo: O eletrocardiograma (ECG) é uma ferramenta utilizada para o diagnóstico de cardiopatias e outras doenças. Este trabalho tem como objetivo a detecção do complexo QRS, com foco na onda R, que representa a contração dos ventrículos. Para isso, são apresentadas duas técnicas de processamento do sinal de ECG. A primeira utiliza o algoritmo proposto por Pan & Tompkins que consiste em um banco de filtros digitais. A segunda faz uso da transformada wavelet discreta, que permite a localização de características de sinais tanto no tempo quanto na frequência. É apresentado um comparativo da eficácia dos dois algoritmos com base na sua implementação através de FPGA, utilizando dois métodos, o processamento serial em microcontrolador programado em C e o paralelo inteiramente em VHDL, com o intuito de comparar os tempos de processamento. Os resultados sugerem que trabalhos futuros poderão ser baseados na investigação de outras famílias wavelets para a detecção do complexo QRS em sinais de ECG, bem como explorar outros métodos de implementação de filtros em FPGA. / Abstract: The electrocardiogram (ECG) is a tool used for diagnosis of diseases related to the heart. This work has the purpose of detecting QRS complex, focusing on the R wave, which represents the ventricles'contraction. It is presented two techniques of processing ECG signals. The first uses Pan & Tompkins algorithm based on digital filtering. The second uses the discrete wavelet transform, which represents the characteristics of the signal simultaneously in time and frequency. It is presented a comparison of the efficacy of both algorithms, which are implemented in FPGA, using serial processing based on a C programmed microcontroller, and parallel processing entirely in VHDL, with the purpose of comparing the time of processing. The results suggest that future work can be based on the investigation of other wavelets family for detecting QRS complex in ECG signals and other methods of implementing filters in FPGA. / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Les systèmes multiprocesseurs sur puce (MPSoC) offrent des performances supérieures tout en conservant la flexibilité et la réutilisabilité grâce à la customisation du logiciel embarqué. Alors que la plupart de MPSoC sont aujourd'hui hétérogènes pour mieux répondre aux besoins des applications ciblées, les MPSoCs homogènes pourraient devenir dans un proche avenir une alternative viable apportant d'autres avantages tels que l'équilibrage de charge de l'exécution, la migration des tâches et l'ájustement de fréquence dynamique. Cette thèse s'appuie sur une plateforme MPSoC homogène, développée pour explorer techniques d'adaptation en ligne. Chaque processeur de ce système est compact et exécute un système d'exploitation préemptif qui surveille diverses métriques et est habilité à prendre des décisions de remapping grâce à des techniques de migration de code et du changement dynamique de la fréquence. Cette approche permet la mise en œuvre des capacités de raffinage d'application à l'exécution en fonction de différents critères. / Multiprocessor Systems-on-Chip (MPSoC) offer superior performance while maintaining flexibility and reusability thanks to software oriented personalization. While most MPSoCs are today heterogeneous for better meeting the targeted application requirements, homogeneous MPSoCs may become in a near future a viable alternative bringing other benefits such as run-time load balancing, task migration and dynamic frequency scaling. This thesis relies on a homogeneous NoC-based MPSoC platform developed for exploring scalable and adaptive on-line continuous mapping techniques. Each processor of this system is compact and runs a tiny preemptive operating system that monitors various metrics and is entitled to take remapping decisions through code migration techniques and dynamic frequency scaling. This approach that endows the architecture with decisional capabilities permits refining application implementation at run-time according to various criteria.

The main part of the digital application is its user interface. Users can check the status of the programme or change its state. There are many ways to obtain a suitable interface. During the design stage the simplest interface is chosen that provides the necessary functions. In most cases the interface contains a display. This diploma thesis deals with the design of an extension board to plug in a display to a programmable device, a control algorithm for the display and the design of a simple display interface. There are two ways to design software. The first of them is achieved by the processor PicoBlaze, which contains all the required functions. The second solution is by the state machine written in VHDL language. Both solutions can be used in the same way, but the latter solution is quicker and requires less hardware resources.

Afin d'accélérer ce processus de conception des systèmes embarqués, un environnement de simulation rapide et performant peut s’avérer indispensable. Pour la rendre performante, les modèles comportementaux des composants élémentaires du système doivent être capables de remplacer les éléments réels dans leurs influences et réponses à tous les phénomènes influents: perturbations, affaiblissements, retards...Nos travaux de thèse visent à contribuer à cette approche méthodologique : ils traitent le développement d’un émulateur des RCSFs. Pour ce faire deux types de simulateurs ont été étudiés:• le premier est un simulateur « software » basé sur la création de modèles comportementaux, décrits en langage VHDL-AMS.• le deuxième est un simulateur hardware basé sur la création des modèles logiques comportementaux, décrits en langage VHDL synthétisable. La simulation s’effectuera sur un composant FPGA cible. Des modifications peuvent être faites sur l’architecture de manière dynamique / To accelerate the design process of embedded systems, a fast and efficient simulation environment is needed. To make it efficient, the behavioral models of the elementary components of the system must be able to replace the real elements in their influences and responses to all the influential phenomena: disruptions, attenuation, delays...Our thesis work aims to contribute to this methodological approach: we treat the development of an emulator for WSNs. To do, two types of simulators have been studied:• The first is a software simulator based on the creation of behavioral models, described in VHDL-AMS.• The second is a hardware simulator based on the creation of behavioral logic models, described in synthesizable VHDL. The simulation will be done on an FPGA target. Changes may be made on the architecture dynamically