High speed real time video processing puts a lot of demand on hardware and Field Programmable Gate Arrays (FPGA) are becoming more popular for this. What makes them interesting in this field is their inherent concurrency which make them ideal for high speed applications. Higher demands for energy efficient solutions require the designer to have knowledge on how different implementations on the FPGA effects the power consumption. Therefore, a study on power consumption for image filtering with FPGA was conducted.   Two image filtering algorithms are implemented on a FPGA with the goal of reducing the power consumption for real time image filtering by optimising the implementations on the FPGA.   To reduce the power consumption three main areas where examined: optimizing the algorithm, using the different hardware capabilities that come with FPGAs and working with different clock speeds.   The different approaches were simulated in a power estimator to evaluate the effects on the power consumption before implementing them on a FPGA and measuring the results.   In this project it was determined that lowering the frequency and utilizing the resources to the full extent can have a positive impact on the power consumption. The results were too small for the accuracy of the amperemeter used to be able to make any conclusions. Larger systems with multiple FPGAs might show more noticeable power savings. More knowledge in Hardware Description Language (HDL) programming and resource managing could lead to even lower power consumption.

Os circuitos digitais cada vez mais são exigidos quanto ao desempenho e modularidade nos processos dos dias atuais. Para resolver estes processos, o comércio utiliza largamente circuitos digitais síncronos, que se baseiam no controle do sincronismo através de um relógio central. Esses circuitos, apesar de serem de fácil implementação e terem uma metodologia já conhecida, apresentam limitações quando se considera a distribuição dos sinais de sincronismo, a interferência do meio e os possíveis atrasos. Os circuitos assíncronos apresentam uma solução natural a essas exigências, uma vez que, possuem independência do sinal do relógio e toda sua construção é modular. Este trabalho apresenta um estudo comparativo de alguns estilos de projetos para construção de circuitos assíncronos utilizando dispositivos programados por lógica, PLDs, utilizando ferramentas de síntese lógica comerciais para circuitos síncronos. Esses circuitos assíncronos são descritos em VHDL para as células Muller, elementos M de N, registrador assíncrono, somadores e circuitos mais complexos em anel assíncrono e implementados em CPLDs e FPGAs. Os circuitos mais complexos são construídos em quatro estilos de projeto para os circuitos dos somadores: Descrição comportamental com indicação forte do sinal, DIMS, NCL e derivação a partir de circuito combinacional síncrono. Através dessa avaliação foi possível verificar as tendências do custo de elementos de programação e atrasos para realização de cálculos, frente aos circuitos síncronos similares. / This work presents a study about the implementation of asynchronous circuits on programmable devices platform. It investigates four different ways of implementing asynchronous circuits, including implementation of several different circuits in platforms provided by three different manufacturers. The implemented asynchronous circuits have a very poor performance when compared to their synchronous counterpart. However, this was expected as the platforms used were developed to be used with synchronous designs. The contributions of this work are in the following areas. First, it was described in detail how to implement VHDL code for self-timed designs. Second, different design were implemented to test the VHDL descriptions in the chosen platforms. Third, by comparing four different asynchronous styles, it is possible to find a style that is the more adequate for use in current FPGAs. Fourth, by analyzing the results obtained, it was possible to derive some conclusions on why asynchronous designs are so costly for these platforms and derive some suggestions to be used in the implementation of asynchronous FPGAs.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2009. / Submitted by Larissa Ferreira dos Angelos (ferreirangelos@gmail.com) on 2010-04-28T17:49:44Z No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2010-04-29T21:18:09Z (GMT) No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Made available in DSpace on 2010-04-29T21:18:09Z (GMT). No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) Previous issue date: 2009-08-07 / Este trabalho propõe uma metodologia de descrição de células VLSI analógicas e de sinal misto como blocos de propriedade intelectual (IP). A metodologia foi aplicada em blocos de circuitaria analógica e de sinal misto um conversor tensão-corrente e um conversor analógicodigital, previamente projetados em tecnologia CMOS como estudos de caso. Foram realizadas adaptações aos blocos para se adequarem ao contexto de IPs analógicos e construídos modelos de alto-nível dos circuitos, permitindo avaliar sua funcionalidade sem o conhecimento da topologia interna. Os resultados obtidos dos estudos de caso, principalmente simulações de modelos de alto nível de abstração do circuito, foram analisados para avaliar a metodologia proposta e propôr trabalhos futuros. _________________________________________________________________________________________ ABSTRACT / This work proposes a methodology for the description of analog and mixed-signal VLSI cells as intellectual property (IP) blocks. The methodology was applied on analog/mixed-signal circuitry blocks - a voltage-to-current converter and an analog-to-digital converter, previously designed in CMOS technology - as study cases. Adaptations were performed in the blocks to make them adequate to an analog IP context, and high-level models of the circuits were built, allowing for assessing their functionality with no knowledge of internal architecture. The achieved results from the study case, especially high abstraction-level simulations, were analysed to evaluate the proposed methodology and to propose future work.

Os circuitos digitais cada vez mais são exigidos quanto ao desempenho e modularidade nos processos dos dias atuais. Para resolver estes processos, o comércio utiliza largamente circuitos digitais síncronos, que se baseiam no controle do sincronismo através de um relógio central. Esses circuitos, apesar de serem de fácil implementação e terem uma metodologia já conhecida, apresentam limitações quando se considera a distribuição dos sinais de sincronismo, a interferência do meio e os possíveis atrasos. Os circuitos assíncronos apresentam uma solução natural a essas exigências, uma vez que, possuem independência do sinal do relógio e toda sua construção é modular. Este trabalho apresenta um estudo comparativo de alguns estilos de projetos para construção de circuitos assíncronos utilizando dispositivos programados por lógica, PLDs, utilizando ferramentas de síntese lógica comerciais para circuitos síncronos. Esses circuitos assíncronos são descritos em VHDL para as células Muller, elementos M de N, registrador assíncrono, somadores e circuitos mais complexos em anel assíncrono e implementados em CPLDs e FPGAs. Os circuitos mais complexos são construídos em quatro estilos de projeto para os circuitos dos somadores: Descrição comportamental com indicação forte do sinal, DIMS, NCL e derivação a partir de circuito combinacional síncrono. Através dessa avaliação foi possível verificar as tendências do custo de elementos de programação e atrasos para realização de cálculos, frente aos circuitos síncronos similares. / This work presents a study about the implementation of asynchronous circuits on programmable devices platform. It investigates four different ways of implementing asynchronous circuits, including implementation of several different circuits in platforms provided by three different manufacturers. The implemented asynchronous circuits have a very poor performance when compared to their synchronous counterpart. However, this was expected as the platforms used were developed to be used with synchronous designs. The contributions of this work are in the following areas. First, it was described in detail how to implement VHDL code for self-timed designs. Second, different design were implemented to test the VHDL descriptions in the chosen platforms. Third, by comparing four different asynchronous styles, it is possible to find a style that is the more adequate for use in current FPGAs. Fourth, by analyzing the results obtained, it was possible to derive some conclusions on why asynchronous designs are so costly for these platforms and derive some suggestions to be used in the implementation of asynchronous FPGAs.

Made available in DSpace on 2014-06-12T15:59:14Z (GMT). No. of bitstreams: 2 arquivo4981_1.pdf: 2017051 bytes, checksum: 7e487a5678737f75d7545527f97ee473 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2002 / Sistemas de computação vêm sendo mais empregados a cada dia, atingindo um maior número de usuários, que passam a depender mais fortemente do desempenho desses sistemas. À medida que mais pessoas são beneficiadas pelas máquinas, maior pode ser o prejuízo causado por problemas ocorridos no funcionamento destas. Dessa forma, torna-se necessária a utilização de mecanismos para lidar com os problemas que potencialmente possam afetar o bom funcionamento dos sistemas. Tolerância a falhas é um desses mecanismos. Assim como os computadores pessoais, os sistemas embutidos também têm se tornado mais utilizados nos últimos anos, afetando cada vez mais pessoas. Desde terminais bancários de caixas eletrônicos a aparelhos eletrodomésticos, diariamente as pessoas são beneficiadas pelos serviços que esse tipo de sistema oferece. Desse modo, os sistemas embutidos devem oferecer confiabilidade no seu funcionamento, evitando o prejuízo das pessoas que utilizam os sistemas e dependem deles. Apesar de metodologias para projeto de sistemas embutidos estarem sendo desenvolvidas, nota-se que a aplicação de tolerância a falhas nos sistemas ainda é realizada de forma intuitiva e manual. Com o avanço e a fundamentação das técnicas de tolerância a falhas, essa aplicação tem a tendência de se tornar também mais automatizada e sistemática. O trabalho tem como objetivo apresentar um método de auxílio no desenvolvimento de sistemas embutidos tolerantes a falhas. A abordagem escolhida foi a implementação da ferramenta ToleranSE - Tolerância a Falhas em Sistemas Embutidos - que visa a inserção automática de técnicas de tolerância a falhas na especificação desses sistemas. Com isso, pretende-se mostrar a viabilidade de utilização de métodos automatizados na implementação de mecanismos de tolerância a falhas no desenvolvimento de sistemas embutidos

Este trabalho apresenta uma metodologia para a geração automática de ASICs, em VHDL, a partir da linguagem de entrada Java. Como linguagem de especificação adotou-se a Linguagem Java por esta possuir características desejáveis para especificação a nível de sistema, como: orientação a objetos, portabilidade e segurança. O sistema é especificamente projetado para suportar síntese de ASICs a partir dos modelos de computação Máquina de Estados Finita e Pipeline. Neste trabalho, adotou-se estes modelos de computação por serem mais usados em sistemas embarcados As principais características exploradas são a disponibilização da geração de ASICs para a ferramenta SASHIMI, o alto nível de abstração com que o projetista pode contar em seu projeto, as otimizações de escalonamento realizadas automaticamente, e o sistema ser capaz de abstrair diferentes modelos de computação para uma descrição em VHDL. Portanto, o ambiente permite a redução do tempo de projeto e, consequentemente, dos custos agregados, diminuindo a probabilidade de erros na elaboração do projeto, portabilidade e reuso de código – através da orientação a objetos de Java – podendo-se proteger os investimentos prévios em desenvolvimento de software. A validação desses conceitos foi realizada mediante estudos de casos, utilizando-se algumas aplicações e analisando os resultados obtidos com a geração dos ASICs.

This master thesis deals with the design of the 400GBASE-R PCS in accordance with the IEEE 802.3bs-2017 standard which defines 400 Gbps Ethernet. The first part of this thesis focuses on general architecture of FPGA and its possible variants for implementation for 400 Gbps Ethernet communication, therefore there is description of those architectures and its resources. The next part describes progression of the Ethernet and its connection to the ISO/OSI reference model. The next section of this thesis is about description of physical layer of Ethernet for 400 Gbps version, after which follows design of PCS unit and its implementation with use of resources of selected FPGA. In the last part of this thesis is description of the simulation of the implemented unit. Achieved results and outcomes of this master thesis are evaluated in a conclusion.

The thesis deals with the theory and design of the network traffic generator on the FPGA platform. The VHDL programming language is used for the description. The work involves getting acquainted with the development processes and design tools needed to create the overall project. It also includes familiarity with the necessary FPGA, NetCOPE and COMBO cards. Based on this information, was designed, tested and implemented packet generator project for the Combo-80G card. For implementation was used framework from NetCOPE.

This thesis deals with controlling a color graphic LED display using an FPGA. The first half of the theoretical part of this paper describes the properties of the used FPGA, the data source and a principle of controlling an RGB LED display. The second half describes an implementation of pulse width modulation and binary code modulation which enables the control of brightness of the display and of color depth of every sub-pixel. The practical part on the other hand describes the designing and the implementation of this module in the VHDL language. Then it explains the transfer of image data from Blackfin processor to the memory via PPI interface, the subsequent process of reading data from the memory, conversion of the data to a serial format and finally it describes the process of sending the data to the LED controller. The module was realized on the Digilent Atlys development board equipped with the Spartan-6 FPGA and was tested on a 32x20 light panel for the firm Ing. Ivo Herman, CSc.

No description available.