La Non-Linéarité-Différentielle (NLD) et la Non-Linéarité-Intégrale (NLI) sont les performances statiques les plus importantes des Convertisseurs Analogique-Numérique (CAN) qui sont mesurées lors d’un test de production. Ces deux performances indiquent la déviation de la fonction de transfert du CAN par rapport au cas idéal. Elles sont obtenues en appliquant une rampe ou une sinusoïde lente au CAN et en calculant le nombre d’occurrences de chacun des codes du CAN.Ceci permet la construction de l’histogramme qui permet l’extraction de la NLD et la NLI. Cette approche requiert lacollection d’une quantité importante de données puisque chacun des codes doit être traversé plusieurs fois afin de moyenner le bruit et la quantité de données nécessaire augmente exponentiellement avec la résolution du CAN sous test. En effet,malgré que les circuits analogiques et mixtes occupent une surface qui n’excède pas généralement 5% de la surface globald’un System-on-Chip (SoC), leur temps de test représente souvent plus que 30% du temps de test global. Pour cette raison, la réduction du temps de test des CANs est un domaine de recherche qui attire de plus en plus d’attention et qui est en train deprendre de l’ampleur. Les CAN de type pipeline offrent un bon compromis entre la vitesse, la résolution et la consommation.Ils sont convenables pour une variété d’applications et sont typiquement utilisés dans les SoCs destinés à des applicationsvidéo. En raison de leur façon particulière du traitement du signal d’entrée, les CAN de type pipeline ont des codes de sortiequi ont la même largeur. Par conséquent, au lieu de considérer tous les codes lors du test, il est possible de se limiter à un sous-ensemble, ce qui permet de réduire considérablement le temps de test. Dans ce travail, une technique pour l’applicationdu test à code réduit pour les CANs de type pipeline est proposée. Elle exploite principalement deux propriétés de ce type deCAN et permet d’obtenir une très bonne estimation des performances statiques. La technique est validée expérimentalementsur un CAN 11-bit, 55nm de STMicroelectronics, obtenant une estimation de la NLD et de la NLI pratiquement identiques àla NLD et la NLI obtenues par la méthode classique d’histogramme, en utilisant la mesure de seulement 6% des codes. / Differential Non Linearity (DNL) and Integral Non Linearity (INL) are the two main static performances ofAnalog to-Digital Converters (ADCs) typically measured during production testing. These two performances reflect thedeviation of the transfer curve of the ADC from its ideal form. In a classic testing scheme, a saturated sine-wave or ramp isapplied to the ADC and the number of occurrences of each code is obtained to construct the histogram from which DNL andINL can be readily calculated. This standard approach requires the collection of a large volume of data because each codeneeds to be traversed many times to average noise. Furthermore, the volume of data increases exponentially with theresolution of the ADC under test. According to recently published data, testing the mixed-signal functions (e.g. dataconverters and phase locked loops) of a System-on-Chip (SoC) contributes to more than 30% of the total test time, althoughmixed-signal circuits occupy a small fraction of the SoC area that typically does not exceed 5%. Thus, reducing test time forADCs is an area of industry focus and innovation. Pipeline ADCs offer a good compromise between speed, resolution, andpower consumption. They are well-suited for a variety of applications and are typically present in SoCs intended for videoapplications. By virtue of their operation, pipeline ADCs have groups of output codes which have the same width. Thus,instead of considering all the codes in the testing procedure, we can consider measuring only one code out of each group,thus reducing significantly the static test time. In this work, a technique for efficiently applying reduced code testing onpipeline ADCs is proposed. It exploits two main properties of the pipeline ADC architecture and allows obtaining an accurateestimation of the static performances. The technique is validated on an experimental 11-bit, 55nm pipeline ADC fromSTMicroelectronics, resulting in estimated DNL and INL that are practically indistinguishable from DNL and INL that areobtained with the standard histogram technique, while measuring only 6% of the codes.

L'environnement radiatif spatial est composé d'une grande diversité de particules dans un spectre en énergie très large. Parmi les effets affectant les composants électroniques, on distingue les effets cumulatifs et les effets singuliers transitoires analogiques (ASET). Les effets cumulatifs correspondent à une dégradation continue des paramètres électriques du composant induits par un dépôt d'énergie à faible débit de dose tout au long de la mission spatiale. Les ASETs sont eux causés par le passage d'une particule unique traversant une zone sensible du composant et engendrant une impulsion de tension transitoire qui se propage à la sortie de l'application. Au cours des tests au sol, les deux effets sont étudiés séparément, mais ils se produisent simultanément en vol. Il se produit donc un effet de synergie, induit par la combinaison de la dose et de l'apparition soudaine d'un ASET dans le dispositif préalablement irradié.Une étude de l'effet de synergie dose-ASET est proposée. Pour accélérer les irradiations, une technique connue sous le nom de « méthode de commutation de débit de dose » (DRS) prenant en compte la sensibilité accrue au faible débit de dose (ELDRS) est utilisée. Un modèle haut niveau est développé en utilisant l'analyse circuit permettant de prédire l'effet de synergie observé sur un amplificateur opérationnel à trois étages. Pour prédire l'effet de synergie, l'effet de dose est pris en compte en faisant varier les paramètres décrivant le modèle suivant une loi de variation déduite de la dégradation du courant d'alimentation qui est couramment enregistré au cours des essais industriels. Enfin, les effets transitoires des radiations sur l'électronique (TREEs) induits par un environnement de très fort débit de dose de rayons X pulsés ainsi que l'effet de synergie dose-TREE sont étudiés à l'aide d'un générateur de Flash-X. La méthode classique d'analyse des ASETs permet alors d'expliquer la forme des impulsions transitoires observées. / The natural radiative space environment is composed by numerously particles in a very large energy spectrum. From an electronics component point of view, it is possible to distinguish cumulative effects and so-called Analog Single Event Transient effects (ASET). Cumulative effects correspond to continuous deterioration of the electrical parameters of the component, due to a low dose rate energy deposition (Total Ionizing Dose: TID) throughout the space mission. ASETs are caused by a single energetic particle crossing a sensitive area of the component inducing a transient voltage pulse that occurs at the output of the application. During ground testing, both effects are studied separately but happen simultaneously in flight. As a result a synergy effect, induced by the combination of the low dose rate energy deposition and the sudden occurrence of an ASET in the device previously irradiated, occurs. A study of dose-ASET synergistic effects is proposed using an accelerated irradiation test technique known as Dose Rate Switching method (DRS) tacking into account the concern of the Enhanced Low Dose Rate Sensitivity (ELDRS). A High Level Model is developed using circuit analysis to predict the synergy effect observed on a three stages operational amplifier. To predict synergy effect, the TID effect is taken into account by varying the model parameters following a variation law deduced from the degradation of the supply current which recorded during usual industrial TID testing. Finally, the Transient Radiation Effects on Electronics (TREE) phenomena induced by a Very High Dose Rate X-ray pulse environment and the dose-TREE synergy effect are then investigated using an X-ray flash facility. The classical ASETs methodology analysis can explain the shapes of transients observed.

Ce travail avait pour objectif d'étudier un dispositif qui, pour une cadence d'échantillonnage donnée, permette d'élargir la bande de fréquence de conversion analogique/numérique. L'orientation choisie est celle des structures parallèles et en particulier des bancs de filtres hybrides (BFH). Nous avons proposé certaines méthodes de synthèse des BFH. Leur particularité est qu'elles prennent en compte les contraintes de réalisation des filtres analogiques. Diverses améliorations de ces méthodes en particulier leur optimisation vis-à-vis de certains paramètres ont été proposées. Le bruit de quantification a été étudié et nous avons montré par un calcul théorique mais aussi en simulation l'influence sur la sortie du bruit de quantification du quantificateur de chaque voie. Ensuite, nous avons étudié les effets de la quantification des coefficients des filtres de synthèse. Une formule théorique qui estime le bruit introduit par la quantification de ces coefficients a été déduite. Des simulations qui confirment la validité de cette formule ont été effectuées. Le caractère hybride des bancs de filtres étudiés implique des problèmes spécifiques liés à l'implémentation analogique. Nous avons ainsi montré que de très petites variations des valeurs des composants analogiques par rapport aux valeurs nominales obtenues après la synthèse détériorent gravement les performances du banc de filtres. Nous avons alors proposé une solution originale à ce problème. Il s'agit d'une calibration du banc de filtres après réalisation.

Afin de réaliser un appareil innovant pour la mesure de gaz polluants, la société SVS@CAP s’est associée avec le laboratoire de physique corpusculaire en 2009 pour la création du projet EREBUS. Ce projet a pour but la réalisation d’un ensemble de dispositifs sans fil permettant d’effectuer une surveillance de la concentration de gaz polluants. L’autonomie et la compacité d’un tel dispositif étant essentielles, la problématique principale porte sur la réduction de la consommation. A partir d’une première étude menée sur les différentes technologies existantes, les capteurs électrochimiques ont été identifiés comme les moins consommateurs d’énergie. Pour chacun des gaz cibles, un modèle électrique du capteur associé a été déterminé. A partir de ces modèles, une architecture dédiée et épurée a pu être déduite. Pour atteindre et même dépasser les objectifs de consommation, les efforts ont aussi été portés sur un dimensionnement avec la méthode gm/id. La réalisation de cette électronique intégrée a permis d’atteindre une consommation de l’ordre du μW pour chaque voie de mesure. Enfin, pour compléter la chaîne de lecture, plusieurs architectures de convertisseurs ont été étudiées et réalisées pour fonctionner à des fréquences déchantillonnage proches du Hz. Les consommations obtenues pour les convertisseurs sont limitées avec comme ordre de grandeur la centaine de nW. / In order to realize an innovative product for pollutants in the atmosphere, SVS@CAP company started in 2009 the EUREBUS project in collaboration with the "Laboratoire de Physique Corpusculaire". The aim of this project is to design a wireless equipement to measure gas concentrations. The key issues of this project are concerning the autonomy as well as the small size of the product. In consequence an integrated and low power electronics remains essential. From a first study of the existing technologies to detect gaz concentrations, electrochemical sensors were selected because of their low power consumption. For each of the target gas, an electrical model was determined. From those models, a specific architecture was designed. A special effort was made on the energy consumption thanks to the use of the gm/id methodology which was necessary to achieve and exceed the specifications. The final order of the power consumption of the front-end developped and realized is around the μW. Finally, in order to complete the chain of acquisition, some architectures of analog to digital converter were studied, developped and realized with sample frequencies close to the Hz. The power consumptions of the converters developped are limited to the order of the hundreds of nW.

Les zones de discontinuités naturelles peuvent être divisées en deux grandes catégories: celles dont l'attitude est quelconque par rapport aux plans d'anisotropie régionale et celles dont le déplacement est la somme de glissement guidés par ces plans préexistants. Les premières forment des zones, matérialisées par divers types classiques de fractures élémentaires en échelons ( R, R', P, T), au sein desquelles une surface de déplacement maximal se développe par coalescence de certains types de fractures. Dans la deuxième catégorie les glissements se produisent souvent sur plusieurs plans d'anisotropie consécutifs conférant ainsi à la zone de discontinuité une épaisseur parfois importante à l'intérieur de laquelle des blocages locaux du déplacement se traduisent par des plis, des schistosités et des linéations d'étirement. Les structures de telles zones de discontinuités naturelles sont analysées à toutes les échelles puis comparées à des modèles analogiques de zones de faille réalisés par cisaillement direct sur des argiles surconsolidées. Pour simuler différentes conditions de formation des failles certains modèles sont réalisés sous contrainte normale constante, d'autres dont la dilatation perpendiculaire à la discontinuité est bloquée, sous contrainte normale croissante. La comparaison des modèles et des failles naturelles à toutes les échelles permet de définir, par le biais des types de fractures élémentaires et de leur différents modes d'associations et d'évolution, les mécanismes de création et de déplacement des zones de discontinuité et de les corréler avec les comportements du matériau qui dépendent de la constante interaction de la teneur en fluides, de la vitesse de sollicitation, de la contrainte normale et des possibilités de dilatance aux limites de la discontinuité. La comparaison des structures naturelles et modélisées avec des modèles analytiques existants permet de confirmer une interprétation mécanique de la formation des fractures élémentaires et la modification des directions et des valeurs de contraintes dans la zone de discontinuité selon le type de relai de ces fractures. On aboutit au total à formuler pour une discontinuité donnée des règles simples et discriminantes permettant de définir le sens de la translation conduite par celle-ci et les conditions dans lesquelles elle se produit.

Ce travail intéresse la zone des Brèches de Tarentaise, ainsi que la klippe des Schistes lustrés du Mont Jovet, dans la région de Moûtiers (Alpes occidentales françaises du Nord). Il repose sur l'utilisation simultanée de trois méthodes d'étude: l'analyse géométrique des structures,l'analyse quantitative de la déformation et la modélisation expérimentale. 1- analyse géométrique des structures A l'échelle de la carte géologique à 1/25.000, on montre que: - d'une part la"zone des Brèches de Tarentaise", dans la région de Moûtiers, appartient à un couloir de fracturation, tardif par rapport aux structures plicatives générales polyphasées. Ainsi le découpage paléogéographique ne peut en aucun cas être superposable au compartimentage tectonique actuel ; - d'autre part, la klippe des schistes lustrés du Mont Jovet, ainsi que son coussinet gypseux de base, sont conservés à I'intérieur d'une zone effondrée, orientée sensiblement N-NE - S-SW et faite de plusieurs blocs juxtaposés. A l'échelle des méso et des micro-structures: - l'analyse des stries (par la méthode des dièdres droits) essentiellement développées sur les failles des niveaux gréseux du Carbonifère de la zone houillère briançonnaise, autochtone relatif de la klippe du Jovet, révèle des diagrammes en raccourcissement par décrochement. La direction de contraction s'avère sub-horizontale et proche de N 120° Est. On notera que le sens de mouvement des failles de la région de Moûtiers est compatible avec cette direction ; - l'analyse des figures d'interférence de plis, dans les deux régions, met en évidence trois phases de plissements synschisteux et le caractère progressif de la déformation en regime de cisaillement, de la phase (2) à la phase (3). Des plis en fourreau peuvent s'individualiser au çours de la phase (2). 2 - L'analyse quantitative de la déformation. Dans le flysch de la zone des Brèches de Tarentaise de la region de Moûtiers, l'étude de la croissance des fibres développées dans les fractures d'extension pendant ou juste après la déformation synschisteuse (2 et 3), indique un taux d'extension variant entre 40 et 45% selon la direction N 30°. Dans les schistes verts et violets du Permien de la même zone, l'ellipsoïde de déformation correspondant à la phase (2), est allongé en forme de cigare selon la direction XZ, parallèlement aux axes de plis P2, et la déformation est de type constrictif. Par la méthode de Fry on obtient les rapports suivants, pour cet éllipsolde : X/Z = 9,8 et Y/Z = 1,5. 3°/ La modélisation analogigue. Les essais réalisés en régime de cisaillement simple global, et en regime de cisaillement pur, confirment les processus de la déformation progressive et la formation des plis actifs.

Les réseaux véhiculaires font l'objet de recherches actives aussi bien dans le domaine des réseaux que dans celui des transports. Le potentiel des réseaux véhiculaires à fournir des services comme l'information sur le trafic en temps réel ou sur les accidents font de cette technologie un domaine de recherche très important. Ces réseaux peuvent comporter des communications véhicule-à-véhicule (V2V), véhicule-à-infrastructure (V2I), ou une combinaison des deux. La norme IEEE 1609.4 est la spécification multicanal pour l'IEEE802.11p/WAVE des réseaux véhiculaires (VANETs). Elle utilise sept canaux, l'un étant un canal de contrôle (CCH) qui est écouté par les équipements de façon périodique, et les six autres canaux sont utilisés comme canaux de service (SCH). Elle définit également une division du temps en alternance entre les intervalles CCH et les intervalles SCH. L'objet de cette thèse de doctorat est d'évaluer les performances des réseaux VANETs dans le cas des communications véhiculaires sans infrastructure, et au niveau des couches inférieures du standard 802.11p. Dans la première partie, nous proposons une approche MAC d'allocation multicanal opportuniste dans un contexte sans infrastructure. Cette approche est conforme à la norme IEEE1609.4 -2010 de l'architecture WAVE pour un fonctionnement multicanal, et elle est conçue pour des applications de services de données (non urgentes), tout en assurant la transmission des messages de sécurité routière et des paquets de contrôle. Pour maintenir la qualité de service des deux types de messages (urgents et non-urgents) en exploitant la capacité du canal, deux solutions sont proposées. Dans la deuxième partie, lorsque le véhicule sélectionne son canal et contrôle son alternance temporelle entre CCH et SCH, il commence à transmettre ses paquets, en particulier sur le canal CCH, lesquels ont une durée de péremption. Nous présentons une approche visant à minimiser les collisions des émetteurs tout en évitant la contention de début d'intervalle, en particulier dans un contexte de densité élevée de véhicules. Même si les mécanismes proposés ci-dessus diminuent le taux de collision, il n'est pas possible de les supprimer complètement. Dans la troisième partie, nous traitons le problème des collisions entre les paquets diffusés sur le CCH, en particulier quand la charge des messages transmis dépasse la capacité du canal. Pour cela, nous proposons un nouveau mécanisme de codage réseau analogique adapté à la modulation QPSK pour les messages diffusés sur le CCH. Dans cette approche des symboles connus sont envoyés avant d'envoyer les paquets pour estimer les paramètres du canal et une solution explicite est utilisée pour inverser le système de la superposition de deux paquets

L'objet des travaux de cette thèse est de proposer de nouveaux processus de définition de tests (testabilité), de nouvelles méthodes de tests, ainsi que de nouvelles méthodes d'interprétation des tests (diagnostic). Ces travaux ont été menés dans le cadre de l'aéronautique et ont porté dans un premier temps sur l'identification des besoins en diagnostic des hélicoptères. Les problématiques liées au test et au diagnostic des hélicoptères portaient sur : - La non-détection de certaines défaillances - L'occurrence de nombreuses fausses alarmes - L'ambiguïté de localisation de défaillances Dans un premier temps nous avons réalisé l'état de l'art des recherches en diagnostic, ceci afin de sélectionner les technologies et méthodologies permettant de répondre aux problématiques identifiées. Les technologies candidates ont ensuite été architecturées afin de proposer un traitement intégré permettant de répondre à l'ensemble des besoins identifiés. Ainsi nous avons travaillé sur les méthodologies de définition du test, aux moyens d'outils de simulation de la testabilité. Nous avons aussi défini de nouvelles méthodes de test permettant de déterminer l'état de capteurs analogiques aux moyens d'algorithmes basés sur des évaluateurs de calcul de variation de l'écart type, du facteur de forme et du rapport signal sur bruit. Nous avons ensuite travaillé sur l'amélioration du diagnostic au niveau système à l'aide d'automates temporisés afin de simuler le fonctionnement des arbres de tests élémentaires. Ces travaux ont ensuite conduit à la modélisation et au diagnostic des systèmes complexes à l'aide des diagrammes d'état, des arbres de défaillances dynamiques, ainsi que leur simulation à l'aide des réseaux de Petri. Les modèles utilisés ont été complétés au moyen de nouvelles portes dynamiques. Ces travaux ont été appliqués au monde aéronautique, sur plusieurs hélicoptères et ont fait l'objet de deux brevets.

L'expansion du marché des semi-conducteurs dans tous les secteurs d'activité résulte de la capacité de créer de nouvelles applications grâce à l'intégration de plus en plus de fonctionnalités sur une surface de plus en plus faible. Pour chaque entreprise, la compétitivité dépend du coût de fabrication mais aussi de la fiabilité du produit. Ainsi, la phase de test d'un circuit intégré, et plus particulièrement des circuits analogiques et mixtes, est le facteur prédominant dans les choix d'un compromis entre ces deux critères antagonistes, car son coût est désormais proche du coût de production. Cette tendance contraint les acteurs du marché à mettre en place de nouvelles solutions moins onéreuses. Parmi les recherches dans ce domaine, la conception en vue du test (DfT) consiste à intégrer pendant le développement de la puce, une circuiterie additionnelle susceptible d'en faciliter le test, voire d'effectuer un auto-test (BIST). Mais la sélection d'une de ces techniques nécessite une évaluation de leur capacité de différencier les circuits fonctionnels des circuits défaillants. Ces travaux de recherche introduisent une méthodologie d'estimation de la qualité d'une DfT ou d'un BIST dans le flot de conception de circuits analogiques et mixtes. Basée sur la génération d'un large échantillon prenant en compte l'impact des variations d'un procédé technologique sur les performances et les mesures de test du circuit, cette méthodologie calcule les métriques de test exprimant la capacité de chaque technique de détecter les circuits défaillants sans rejeter des circuits fonctionnels et d'accepter les circuits fonctionnels en rejetant les circuits défaillant. Ensuite, le fonctionnement d'un auto-test numérique adapté aux convertisseurs sigma-delta est présenté ainsi qu'une nouvelle méthode de génération et d'injection du stimulus de test. La qualité de ces techniques d'auto-test est démontrée en utilisant la méthodologie d'estimation des métriques de test. Enfin, un démonstrateur développé sur un circuit programmable démontre la possibilité d'employer une technique d'auto-test dans un système de calibrage intégré. / The pervasiveness of the semiconductor industry in an increasing range of applications that span human activity stems from our ability to integrate more and more functionalities onto a small silicon area. The competitiveness in this industry, apart from product originality, is mainly defined by the manufacturing cost, as well as the product reliability. Therefore, finding a trade-off between these two often contradictory objectives is a major concern and calls for efficient test solutions. The focus nowadays is mainly on Analog and Mixed-Signal (AMS) circuits since the associated testing cost can amount up to 70% of the overall manufacturing cost despite that AMS circuits typically occupy no more than 20% of the die area. To this end, there are intensified efforts by the industry to develop more economical test solutions without sacrificing product quality. Design-for-Test (DfT) is a promising alternative to the standard test techniques. It consists of integrating during the development phase of the chip extra on-chip circuitry aiming to facilitate testing or even enable a built-in self-test (BIST). However, the adoption of a DFT technique requires a prior evaluation of its capability to distinguish the functional circuits from the defective ones. In this thesis, we present a novel methodology for estimating the quality of a DfT technique that is readily incorporated in the design flow of AMS circuits. Based on the generation of a large synthetic sample of circuits that takes into account the impact of the process ariations on the performances and test measurements, this methodology computes test metrics that determine whether the DFT technique is capable of rejecting defective devices while passing functional devices. In addition, the thesis proposes a novel, purely digital BIST technique for Sigma-Delta analog-to-digital converters. The efficiency of the test metrics evaluation methodology is demonstrated on this novel BIST technique. Finally, a hardware prototype developed on an FPGA shows the possibility of adapting the BIST technique within a calibration system.

Les capteurs d'images en technologie CMOS se sont fortement développés grâce à l'avènement du multimédia à la fin des années 1990. Leurs caractéristiques optiques, ainsi que leur coût, les ont, en effet, destinés au marché “grand public”. Ces capteurs intègrent des fonctions analogiques et/ou numériques qui permettent la mise en œuvre de traitements au sein du pixel, autour du pixel, pour un groupe de pixels, en bout de colonne. Jusqu’à présent, les traitements intégrés dans le capteur sont de nature linéaire et consistent en général à réaliser des convolutions. Si ces traitements sont incontournables dans une chaîne de vision, ils sont toutefois limités et ne permettent pas à eux seuls de réaliser une application complexe du type reconnaissance d’objets dans une scène naturelle. Pour cela, des traitements non-linéaires associés à des classifieurs haut-niveau permettent de compléter les traitements linéaires en vue de répondre aux contraintes d’une application complexe. Dans ce contexte, nous montrons que les approches “mathématique-inspirées” et “neuro-inspirées” nécessitent toutes deux l'emploi de traitements non-linéaires basés sur les opérateurs "min" et "max". De ce fait, nous proposons un modèle architectural permettant d'intégrer dans le plan focal les traitements non-linéaires. Ce modèle est basé sur une topologie de PEs 4-connexes et présente un double avantage par rapport aux solutions classiques. D'une part pour ce qui concerne l'augmentation de la vitesse d'exécution des traitements non linéaires mais aussi pour les aspects de réduction de la consommation qui sont liés aux nombres d'accès aux mémoires externes dans le cas des systèmes numériques. Le circuit NLIP (Non Linear Image processing) qui a été conçu durant cette thèse comporte 64 x 64 pixels associés à 64 x 64 processeurs analogiques élémentaires. Chaque pixel a une taille de 40 m de côté et présente un facteur de remplissage de 18% ce qui garantit une bonne sensibilité. La fabrication du circuit a été réalisée en technologie CMOS 0.35 m et les tests fonctionnels réalisés ont permis de valider le modèle de rétine proposé / CMOS images sensors have grown significantly since the late 1990s in connection with the huge developments of multimedia applications. Their optical characteristics, as well as their cost, have, in fact targeted for the consumer market. These sensors include analog and / or digital functions that allow the implementation of treatments within the pixel around the pixel, for a group of pixels in the end of column. Until now, processing inside the sensor.Until now, image processing inside the CMOS sensor are linear and based on convolutions. If these treatments are essential in a chain of vision, they are however limited and do not allow themselves to make a complex application like objects recognition in a natural scene. For this, non-linear associated with high-level classifiers can complete linear processing to meet the demands of a complex application. In this context, we show that “mathematically inspired” and “neuron-inspired” approaches both require the use of non-linear operators based on the “min” and “max” treatments. Therefore, we propose an architectural model for integrating non-linear processes in the focal plane. This model is based on a topology of “4-connected” PE and has two advantages over conventional solutions. Firstly with regard to increasing the speed of execution of nonlinear treatments but also aspects of reduced consumption are related to access to external memory in the case of digital based systems. The NLIP circuit (Non Linear Image Processing), which was designed during this thesis has 64 x 64 pixels associated with 64 x 64 elementary analog processors. Each pixel has a size of 40 m from the side and has a fill factor of 18%, which ensures a good sensitivity. The fabrication of the circuit was carried out in CMOS technology 0.35 m and functional tests were used to validate the proposed model retina