Approved for public release, distribution is unlimited / This thesis discusses VHDL modeling and simulation of a full custom Application Specific Integrated Circuit (ASIC) for a Digital Image Synthesizer (DIS). The DIS synthesizes the characteristic echo signature of a pre-selected target. It is mainly used against Inverse Synthetic Aperture Radars as an electronic counter measure. The VHDL description of the DIS architecture was exported from Tanner S-Edit, modified, and simulated in Aldec Active HDLTM. Simulation results were compared with C++ and Matlab simulation results for verification. Main subcomponents, a single Range Bin Processor (RBP), a cascade of 4 RBP s and a cascade of 16 RBP s were tested and verified. The overhead control circuitry, including Self Test Circuitry and Phase Extractor, was tested separately. Finally overall DIS was tested and verified using the control circuitry and a cascade of 4 RBP s together, representing the actual 512 RBP s. As a result of this research, the majority of the DIS was functionally tested and verified. / First Lieutenant, Turkish Army

The current consumption of the IQ modulator is a significant part of the totalcurrent consumption of a mobile transmitter platform and reducing it is of greatinterest. Also, as the WCDMA/LTE standards specifies full duplex transmissionsand Tx and Rx are most often using the same antenna, it is crucial to have asolution with low noise generation. Two new proposals have been studied with theaim to reduce the current consumption and noise contribution of the IQ modulator. A current mode envelope tracking IQM is the first of the studied designs. Thisimplementation lowers the bias currents in the circuit in relation to the amplitudeof the baseband input signals, meaning that a low input amplitude results in alowering of the current consumption. It proves to be very efficient for basebandsignals with a high peak-to-average ratio. Simulations and calculations have shownthat an average current reduction of 56 % can be achieved for an arbitrary LTEbaseband signal. The second is an entirely new passive mixer design where the baseband voltagesare sequentially copied to the RF node, removing the need for V-to-I conversion inthe mixer which reduces current consumption and noise. Results from simulationshas proven that this design is fully capable of improving both current consumptionas well as the noise levels. With an output power of 4.0 dBm, the power consumptionwas 43.3 mW, including clock generating circuits. This, combined with thefact that the design is small and simple, means that there is definitely a possibilityto replace the present IQM design with a passive mixer.

ASICs estruturados com leiautes regulares representam uma das soluções para a perda de rendimento de fabricação de circuitos integrados em tecnologias nanométricas causada pela distorção de fotolitografia. Um método de projeto de circuitos integrados ainda mais restritivo resulta em ASICs estruturados configuráveis apenas pelas camadas de vias, que são compostos pela repetição do mesmo modelo de bloco em todas as camadas do leiaute, exceto as camadas de vias. A escolha do modelo de bloco tem grande influência nas características do circuito final, criando a demanda por novas ferramentas de CAD que possam avaliar e comparar tais modelos em seus diversos aspectos. Esta tese descreve um ambiente de CAD baseado em SAT, capaz de avaliar o aspecto de capacidade lógica em padrões de blocos configuráveis por vias. O ambiente proposto é genérico, podendo tratar quaisquer padrões de bloco definido pelo usuário, e se comporta de maneira eficiente quando aplicado aos principais padrões já publicados na literatura. / Structured ASICs with regular layouts comprise a design-based solution for IC manufacturing yield loss in nanometer technologies caused by photolithography distortions. Via-configurable structured ASICs is even a more restrictive digital IC design method, based on the repetition of a block template comprising all layout layers except the vias one. The choice of such a design strategy impacts greatly the final circuit characteristics, arising the need for specific CAD tools to allow template evaluation and comparison in different aspects. This work presents a SAT-based CAD environment for evaluating the logical capacity aspect of via-configurable block templates. The proposed environment is able to support any user-defined template, and behaves efficiently when applied to block templates presented in related literature.

L'évolution constante des applications et le besoin toujours croissant de performances imposent le développement de nouvelles architectures compétitives et évolutives au sein de systèmes reconfigurables dynamiquement sur puces. Ces contraintes ont amené à une complexification des architectures, de leurs mécanismes de reconfiguration et de leur conception. De manière à répondre efficacement à ce problème, des plate-formes de développement ont été conçues et permettent ainsi d'automatiser certains processus constituant la chaîne de conception d'une architecture. Cela est rendu possible par l'intermédiaire d'un langage de description haut niveau (ADL) qui permet, par une spécification rapide de certains paramètres matériels, de procéder rapidement à la génération d'une architecture et de ses outils de développement adaptés tels que des outils de simulation, de compilation ou encore de synthèse. Cette thèse se place dans le contexte de la modélisation haut niveau des architectures ainsi que dans le contexte de l'aide à la conception et à l'exploration d'architectures reconfigurables dynamiquement. Ce document présente la plate-forme de développement Mozaïc dont l'objectif est de permettre la conception d'architectures reconfigurables dynamiquement par l'introduction automatique de ressources matérielles dédiées et adaptées. Dans une première partie, nous détaillons les concepts de reconfiguration dynamique qui ont été développés et mis en oeuvre dans Mozaïc. Dans une deuxième partie, nous présentons le langage de description haut niveau xMAML qui permet la spécification de l'architecture et de l'exploitation efficace des mécanismes précédemment présentés. Ce langage est basé sur l'ADL MAML développé à l'université d'Erlangen, auquel nous avons ajouté certains paramètres de spécifications nécessaires à la mise en oeuvre de la reconfiguration dynamique ainsi qu'à la spécification d'architectures hétérogènes. Enfin, dans un dernier chapitre, nous présentons les différentes phases de développement, et les outils associés, de deux architectures reconfigurables dynamiquement que sont les FPGAs et le processeur reconfigurable DART. Cette présentation inclut les phases d'exploration et l'implémentation d'un décodeur WCDMA par reconfiguration dynamique sur le FPGA modélisé par xMAML.

L'objectif d'un générateur de nombres aléatoires (RNG) est de produire une séquence binaire aléatoire indépendante, imprédictible et uniformément répartie. Les RNG sont nécessaires dans toutes sortes d'applications telles que la cryptographie, les télécommunications, les simulations numériques, le test de circuits VLSI ou encore les algorithmes probabilistes. Ainsi, le nombre d'applications embarquées nécessitant des RNG matériels augmente constamment, spécialement au sein des circuits reconfigurables. En vue de la conception matérielle d'un RNG, la solution est d'utiliser un générateur hybride composé d'un générateur vraiment aléatoire (TRNG) et d'un générateur pseudo-aléatoire (PRNG). Prouver mathématiquement qu'un générateur est aléatoire est généralement difficile, voire impossible. Les RNG sont souvent évalués via des tests statistiques. L'évaluation d'un TRNG est beaucoup plus complexe que celle d'un PRNG car la qualité d'un TRNG est fonction de la source de bruit utilisée, de l'environnement extérieur et de la qualité d'im- plantation au sein du circuit ciblé. Fischer et al. [FD03] ont proposé l'un des premiers TRNG totalement implantable au sein d'un circuit FPGA. Depuis, un grand nombre générateurs a été présenté dans la littérature. Un des objectifs de cette thèse a été de proposer une méthodologie objective analysant la qualité des TRNG sélectionnés au sein de circuits reconfigurables. La méthode d'évaluation, rapide et efficace est basée sur l'utilisation de tests statistiques matériels proposés par l'AIS 31 [AIS01]. L'intérêt de la méthode est d'évaluer les TRNG au sein du même circuit FPGA afin d'analyser ceux-ci dans des conditions similaires d'uti- lisation. La version matérielle de l'AIS 31 permet d'évaluer des TRNG présentant un débit maximal de 84.2 Mbits/s. Le coût matériel de celle-ci est de 4042 LUT, soit environ 10% d'un FPGA Xilinx Virtex 5 SX50. La méthode proposée permet de trouver facilement le débit optimal des TRNG au sein d'un circuit reconfigurable. Ainsi, l'intérêt d'une pré-caractérisation du fonctionnement d'un TRNG est prouvé. À partir de l'étude précédente, un TRNG est sélectionné pour ses propriétés statistiques. Une architecture de générateur hybride permettant de produire des nombres aléatoires uniformes à très haut débit est ensuite proposée. Cependant, malgré la qualité du générateur sélectionné, l'aléa en sortie du TRNG peut varier au cours du temps à cause d'attaques externes possibles sur le circuit, de la variation des conditions extérieures ou encore du vieillissement des composants. La qualité aléatoire de la séquence de germes produite par un TRNG est primordiale pour assurer l'imprédictibilité d'un PRNG. Afin d'améliorer la robustesse d'un TRNG, des mécanismes de tests statistiques en ligne doivent être mis en oeuvre. Ainsi, une évaluation en temps réel du comportement du générateur est réalisée et les séquences défaillances générées par celui-ci sont évitées. Cette étude propose d'utiliser une implantation efficace de la batterie du FIPS 140-2. La surface négligeable du circuit au sein des FPGA actuels et les performances obtenues par le composant permettent de contrôler la qualité du TRNG sélectionné en temps réel. Un RNG hybride à très aut débit implanté sur une cible reconfigurable et au sein d'un circuit VLSI est proposé. L'étude menée sur le RNG hybride a débouché sur un partenariat industriel et un transfert de technologie vers une société spécialisée dans le domaine de de la sécurité. Dans certaines applications, il est parfois nécessaire de générer des nombres aléatoires suivant une distribution de probabilité différente d'une loi uniforme. À partir de l'utilisation du RNG hybride proposé, l'implantation d'un générateur de nombres aléatoires gaussiens à très haut débit est présenté. Par ailleurs, le circuit implanté permet de générer efficacement des nombres aléatoires suivant une loi de Rayleigh. Après sélection d'un excellent TRNG, un PRNG à débit très élevé est recherché. La structure parallèle des automates cellulaires fait de ces PRNG une architecture très intéressante en vue d'une implantation matérielle. La seconde partie de la thèse est consacrée à la recherche de la règle optimale d'un automate cellulaire à cinq voisins. Le chapitre étudie, entre autres, le coût matériel engendré par l'implantation de tests statistiques très performants.

L'amortissement de vibrations mécaniques trouve de nombreuses applications dans le domaine du contrôle acoustique ou de la réduction de contraintes dans l'industrie (machine outil), le génie civil (structure autoportée), ou encore l'aéronautique (réduction de contrainte lors des manoeuvres). Les recherches actuelles tendent principalement vers des méthodes utilisant des matériaux piézoélectriques collés à la surface des structures à traiter. Une technique prometteuse, développée au LGEF à l'INSA de Lyon, est l'amortissement de vibration d'une structure mécanique par méthode SSDI (pour Synchronized Switch Damping on an Inductor). Cette technique d'amortissement semi-active exploite un procédé non-linéaire de traitement de la tension aux bornes d'un élément piézoélectrique, capteur et actionneur à la fois. L'objectif de ce travail est de réaliser l'intégration de l'électronique de traitement de la tension aux bornes des éléments piézoélectriques en technologie microélectronique, afin de pouvoir l'embarquer sur le patch piézoélectrique à terme. Une analyse des techniques d'amortissement publiées permet d'y situer ce travail et de définir les points clés de la technique SSDI. Au deuxième chapitre, un certain nombre de modèles sont développés pour comparer et guider les choix de conception, et pour aboutir à des arbitrages architecturaux. Le troisième chapitre développe la conception d'un ASIC dans une technologie avec option haute tension, comprenant une fonction haute-tension de traitement du signal piézoélectrique et une chaine basse-tension d'analyse, de décision et de commande. La première réalise l'inversion de la tension piézoélectrique à l'aide d'un circuit RLC passif de conversion de l'énergie. La seconde s'attache à la détection des extremums de manière à optimiser l'amortissement. Un diviseur de tension auto-adaptatif avec protection contre les surtensions ainsi qu'un détecteur de pic de tension permettent de réaliser cette opération. Ces fonctions sont caractérisées en simulations et mesures. Le fonctionnement de l'ASIC est ensuite testé sur une structure mécanique, et les performances sont décrites et interprétées au chapitre 4. Le comportement multi-mode et la grande dynamique des signaux mécaniques traités sont des avancées par rapport à la bibliographie.

The mainstream of current VLSI design and logic synthesis is based on traditional CMOS logic circuits. However, in the past two decades, various new logic circuit design styles based on pass-transistor logic (PTL) have been proposed. Compared with CMOS circuits, these PTL-based circuits are claimed to have better results in area, speed, and power in some particular applications, such as adder and multiplier designs. Since most current automatic logic synthesis tools (such as Synopsys Design Compiler) are based on conventional CMOS standard cell library, the corresponding logic minimization for CMOS logic cannot be directly employed to generate efficient PTL circuits. In this dissertation, we develop two novel PTL synthesizers that can efficiently generate PTL-based circuits. One is based on pure PTL cells; the other mixes CMOS and PTL cells in the standard cell library to achieve better performance in area, speed, and power. Since PTL-based circuits are constructed by only a few basic PTL cells, the layouts in PTL cells can be easily updated to design large SoC systems as the process technology migrates rapidly in current Nano technology era. The proposed PTL logic synthesis flows employ the popular Synopsys Design Compiler (DC) to perform logic translation and minimization based on the standard cell library composed of PTL and CMOS cells, thus, the PTL design flow can be easily embedded in the standard cell-based ASIC design flow. In this dissertation, we also discuss PTL-based designs of some fundamental hardware components. Furthermore, the proposed PTL cell library is used to synthesize large processor systems in applications of computer arithmetic and 3D graphics.

The main topic of this thesis is the development of a chemical microsystem based on integration of a silicon-based resonant microsensor and a CMOS ASIC for portable sensing applications. Cantilever and disk-shape microresonators have been used as mass-sensitive sensors. Based on the characteristics of the microresonators, CMOS integrated interface and control electronics have been implemented. The CMOS ASIC utilizes the self-oscillation method, which incorporates the microresonator in an amplifying feedback loop as the frequency determining element. In this manner, the ASIC includes a main feedback loop to sustain oscillation at or close to the fundamental resonance frequency of the microresonator. For stable oscillation, an automatic gain control loop regulates the oscillation amplitude by controlling the gain of the main feedback loop. In addition, an automatic phase control loop has been included to adjust the phase of the main feedback loop to ensure an operating point as close as possible to the resonance frequency, resulting in improved frequency stability. The CMOS chip has been interfaced to cantilever and disk-shape microresonators and short-term frequency stabilities as low as 3.4×10-8 in air have been obtained with a 1 sec gate time. The performance of the implemented microsystem as a chemical sensor has been evaluated experimentally with microresonators coated with chemically sensitive polymer films. With a gas-phase chemical measurement setup constructed in this work, chemical measurements have been performed and different concentrations of VOCs, such as benzene, toluene and m-xylene have been detected with limits of detection of 5.3 ppm, 1.2 ppm and 0.35 ppm, respectively. To improve the long-term stability in monitoring applications with slowly changing analyte signatures, a method to compensate for frequency drift caused by environmental disturbances has been implemented on the CMOS chip. This method uses a controlled stiffness modulation generated by a frequency drift compensation circuit to track the changes in the resonator's Q-factor in response to variations in the environmental conditions. The measured Q-factor is then used to compensate for the frequency drift using an initial calibration step. The feasibility of the proposed method has been verified experimentally by compensating for temperature-induced frequency drift during gas-phase chemical measurements.

Today's state-of-the-art rate vibratory gyroscopes use a large proof mass that vibrates at a low resonance frequency (3-30 kHz), a condition that creates a performance tradeoff in which the gyroscope can either offer large bandwidth or high resolution, but not both. This tradeoff led to the development of the capacitive bulk acoustic wave (BAW) silicon disk gyroscope, a new class of micromachined rate vibratory gyroscopes operating in the frequency range of 1-10MHz with high device bandwidth and shock/vibration tolerance. By scaling the frequency, BAW gyroscopes can provide low mechanical noise without sacrificing the high bandwidth performance needed for most commercial applications. The drive loop of the BAW gyroscope can also be exploited as a timing device that can be integrated in existing commercial systems to provide competitive clock performance to the state-of-the-art using less area and power. This dissertation discusses the design and implementation of a CMOS ASIC architecture that interfaces with a high-Q, wide-bandwidth BAW gyroscope and the challenges associated with optimizing the noise performance to achieve navigation-grade levels of sensitivity as the frequency is scaled into the MHz regime. Mathematical models are derived to describe the operation of the sensor and are used to generate equivalent electrical circuit models of the gyroscope. A design strategy is then outlined for the ASIC to optimize the drive loop and sense channel for power and noise, and steps toward reducing this noise as the system is pushed to navigation-grade performance are presented that maintain optimum system power consumption. After analyzing the BAW gyroscope and identifying a strategy for developing the drive and sense interface circuitry, a complete fully-differential ASIC is designed in 0.18μm CMOS to interface with a bulk acoustic wave (BAW) disk gyroscope. As an oscillator, the gyroscope provides an uncompensated clock signal at ~9.64 MHz with a temperature sensitivity of -27 ppm/°C and phase noise of -104 dBc at 1 kHz from carrier. When the complete ASIC is interfaced with the gyroscope, the sensor shows a measured rate sensitivity of 1.15 mV/o/s with an open-loop bandwidth of 280 Hz and a bias instability of 0.095 o/s, suitable for the rate-grade performance commonly required for commercial and consumer electronics applications. The system is recorded to have a total power of 1.6 mW and a total area of 0.64 mm2. Following the design of the interface ASIC, this dissertation investigates in further detail the requirements for designing and optimizing charge pumps for capacitive MEMS devices. Basic charge pump design is outlined, followed by an overview of techniques that can be used to generate larger polarization voltages from the ASIC. Lastly, an alternate measurement technique for measuring the rotation rate of the gyroscope is discussed. This technique is based on the phase-shift modulation of the gyroscope output signal when the device is driven with two orthogonal signal inputs and can be easily modified to provide either linear scale factor measurement or a linear calibration curve that can be used to track and adjust the variation of the sensor scale factor over time.

The widespread use of Liquid Petroleum Gas (LPG) for cooking and as fuel for automobile vehicles requires fast and selective detection of LPG to precisely measure the leakage of gas for preventing the occurrence of accidental explosions. The adoption of Micro-Electro-Mechanical-System (MEMS) technology for fabricating the gas sensor provides other potential advantages for sensing applications, which includes low power consumption, low fabrication cost, high quality, small size and reliability. MEMS based gas sensor requires a sensitive layer of oxide material like ZnO, SnO2, TiO2, Fe2O3, etc. The tin oxide material used in the present work changes its electrical properties, as it interacts with the reducing gas like LPG. The sensor material becomes active only at high temperature such as 400ºC, thereby realizing the need of a micro heater to reach the desired temperature. To control the temperature of micro heater and to determine the change in electrical properties of the sensor due to its interaction with LPG an Application Specific Integrated Circuit (ASIC) forms an essential constituent of the MEMS based gas sensor. In the present work, an attempt has been made to improve the sensitivity of LPG gas sensor and it is correlated with other properties by different characterization techniques. The work also includes the design as well as testing of ASIC for gas sensor system. Process parameters particularly deposition time and substrate temperature have a profound influence on the microstructure of the tin oxide film, which in turn affects the gas sensing properties. To study the effects of these parameters, RF magnetron sputtering system is used for depositing tin oxide films onto the silicon substrate, which is compatible with CMOS technology. The effects of structural properties, optical properties and the porosity of the films are also studied and correlated with the gas sensing properties. In this direction the deposited films are characterized using X-Ray Diffraction (XRD) to determine the structure orientation. The morphology of the sensor films are analyzed by Scanning Electron Microscope (SEM) while the refractive index, thickness and porosity of the films are determined using ellipsometry studies. The thickness of the deposited films is also confirmed by the surface profilometer. The change in composition of the deposited film along its depth is determined using Secondary Ion Mass Spectrometer (SIMS). Maximum sensitivity 5.5 is obtained for 470 nm thick films, which corresponds to a grain size of 38nm at the operating temperature of 4000C. Following these studies, an ASIC has been designed using Tanner EDA Tools on AMIS 0.7 µm CMOS process, fabricated through Euro practice’s ASIC prototyping service, Belgium and tested successfully after fabrication. The temperature control module of ASIC has been designed using relaxation oscillator technique to control the temperature of the in house developed heater. The resistance to period conversion technique is explored for the design of the sensor read out module of ASIC. The heater is integrated successfully with the sensor film, ASIC and microcontroller based LCD module. The test results show good agreement with the simulation results.