La conception de systèmes de traitement d'images parallèles mariant dans une même architecture, des microprocesseurs évolués et des opérateurs spécialisés est une tache délicate, du fait de la diversité des problèmes a prendre en compte. La présente étude identifie une certaine manière de réaliser et d'interfacer des opérateurs spécialisés a une unité centrale de type microprocesseur. Les deux orientations qui ont guide ce travail sont la recherche d'opérateurs spécialisés polyvalents et reconfigurables et leurs connexions a un bus système, et non a des bus video spécialisés. Ce travail de recherche propose une certaine architecture de circuits dédies au traitement d'images et deux propositions de réalisation de ces derniers sous la forme de circuits asic. Un de ces circuits a pu être réalisé dans le cadre de cette étude en utilisant des outils de type compilateurs de silicium. Ce travail s'intègre dans un projet plus vaste, dont le but est de développer un système pour le traitement d'image industriel, très performant, modulaire, base sur la parallélisation dans des structures de type mimd, d'une unité de traitement d'image élémentaire autonome composée d'un microprocesseur dote d'un coprocesseur parallèle adapte au traitement d'images

Associé au Grand Collisionneur de Hadrons (LHC) du CERN, le détecteur ALICE sera, à partir<br />de 2006, dédié à l'étude du Plasma de Quarks et de Gluons, un état de dé-confinement de la matière.<br />Le système de déclenchement du spectromètre dimuons de ALICE sera constitué de 72 chambres à plaques<br />résistives (RPC) fonctionnant en mode streamer, fournissant près de 21 000 voies de mesure. Un premier<br />prototype de circuit intégré spécifique effectuant la mise en forme des signaux délivrés a été étudié. Son rôle<br />est de fournir une information logique précise en temps lorsque le signal d'entrée correspond au type<br />d'impulsion attendu. Réalisé en technologie AMS BiCMOS 0,8<br />µm, il intègre les fonctions suivantes : une technique de double discrimination nommée ADULT, un système de verrouillage évitant tout re-déclenchement sur une durée de 100ns, un délai variable et une mise en forme et un étage de sortie ECL.<br />Le schéma général a été divisé en plusieurs cellules qui ont été élaborées et simulées. La saisie des masques nécessaires à la fabrication par le fondeur a fait l'objet de beaucoup de soins pour optimiser les performances et la surface de silicium utilisée.<br />Quinze circuits prototypes ont été testés en laboratoire et sous faisceau de particules. Les résultats prouvent que les cellules implantées réalisent les fonctions demandées, et que le système ADULT améliore sensiblement la résolution temporelle. La consommation sera ramenée en dessous de la limite des 100 mW par voie en implantant dans le circuit un étage de sortie LVDS.<br />Ce travail a montré la faisabilité d'un circuit intégré spécifique adapté aux signaux particuliers délivrés par les RPC en mode streamer, dans les tolérances du cahier des charges notamment au niveau des coûts et de la consommation.

PMm² est un projet financé pour 3 ans (2007-2010) par l'Agence Nationale de la Recherche (ANR) dont le titre exact est “Electronique innovante pour photo-détecteurs distribués en physique des particules et astroparticule”. Le projet regroupe les partenaires suivants: le LAL, l'IPN Orsay, le LAPP et une collaboration avec l'Université libre de Bruxelles (ULB). La couverture de très grandes surfaces de photo-détection est un élément essentiel des dispositifs expérimentaux dévolus aux études des gerbes atmosphériques de grande énergie, des neutrinos de différentes sources (soleil, atmosphérique, supernova, réacteurs, accélérateurs). La prochaine génération d'expériences, comme l'après Super-Kamiokande ou tous les détecteurs Cerenkov à eau de très grande taille, ne pourront plus baser leur construction seulement sur un simple agrandissement des expériences existantes, pour améliorer les performances de détection. Ils doivent concentrer leurs efforts de R&D sur la réduction de la complexité. L'objectif de ce projet est donc une “recherche amont” en vue de facilité la réalisation de grands détecteurs utilisant des milliers de photomultiplicateurs (PMTs). Le projet PMm² propose de segmenter les grandes surfaces de photo-détection en “macro modules” de 16 PMTs de 12-inch (2x2 m²), connectés à une électronique innovante autonome qui fonctionne en déclenchement automatique et est installée proche des PMTs. Ce développement est rendu possible par les progrès de la microélectronique qui permettent d'intégrer la lecture et le traitement des signaux de tous ces photomultiplicateurs à l'intérieur d'un même circuit intégré (ASIC) baptisé PARISROC (Photomultiplier ARray Integrated in SiGe Read Out Chip) et seules les données numérisées sont ensuite transmises par réseau vers le système de stockage des données en surface. Le circuit PARISROC, réalisé en technologie AMS SiGe 0.35 μm, contient 16 voies totalement indépendantes correspondant aux 16 PMTs de chaque module. Chacune de ces voies permet la lecture de la charge du signal reçu ainsi que du temps associé. La voie pour la mesure de charge est réalisée par un préamplificateur de tension et un “shaper” lent (200 ns) qui permet de mettre en forme le signal. Le signal obtenu est ensuite stocké dans une mémoire analogique, avant d'être converti en signaux numériques grâce à un convertisseur analogique numérique (ADC). La voie pour la mesure de temps est, quant à elle, réalisée à partir du même préamplificateur suivi d'un “shaper” rapide (15ns) et d'un discriminateur. Grâce à un système de TDC (Time to Digital Converter) qui permet de convertir l'amplitude en temps, la mesure de temps est stockée dans une mémoire analogique, en parallèle de la charge, avant d'être convertie en signaux numériques. Une des innovations de PARISROC, est la partie numérique compilée, incluse dans l'ASIC pour gérer les compteurs, l'échantillonnage des signaux, leur conversion ainsi que la transmission des données. Le premier prototype du circuit PARISROC a une surface totale de 19 mm2. Il a été envoyé en fabrication en juin 2008 chez Austrian Micro-System (AMS) par l'intermédiaire du centre de multi-projet CMP (à Grenoble), puis livré au laboratoire en décembre 2008. Les mesures effectuées sur l'ASIC ont conduit à la réalisation d'un second prototype. Des améliorations notables ont été apportées, en termes de bruit, de dynamique, de vitesse de lecture du circuit (augmentation des horloges de 10 MHz à 40 MHz), de mesure de temps (améliorations de la TDC), de mesure de charge (améliorations du “shaper” lent). Envoyé en fabrication en novembre 2009 et reçu au laboratoire en février 2010, ce nouveau prototype PARISROC 2 a été testé en laboratoire et l'analyse a montré un comportement répondant aux besoins du projet et la réalisation des modifications apportées.

<p>The principle of universal shipborne automatic identification system (AIS) is to allow automatic exchange of shipboard information between one vessel and another. Saab TransponderTech AB has an operating AIS transponder on the market and the purpose of this report is to investigate alternative technologies that could result in a highly integrated replacement for the existing hardware. </p><p>Design aspects of a system-on-chip are discussed, such as: available system-on- chip technologies, intellectual property, on-chip bus structures and development tools. This information is applied to the existing hardware and the integration possibilities of the various parts of the AIS transponder is investigated. </p><p>The focus will be on two main transponder parts that are possible to replace with highly integrated circuits. The first of these parts is the so-called digital part where system-on-chip platforms for different technologies have been investigated with a special interest in a highly integrated FPGA implementation. The second part is the radio frequency receivers where alternatives to the existing superheterodyne receiver are discussed. </p><p>The conclusion drawn is that there exist technologies for developing a highly integrated AIS transponder. An attractive highly integrated transponder could consist of a FPGA system-on-chip platform with subsampling digital receivers and additional components that are unsuitable for integration.</p>

<p>The current consumption of the IQ modulator is a significant part of the totalcurrent consumption of a mobile transmitter platform and reducing it is of greatinterest. Also, as the WCDMA/LTE standards specifies full duplex transmissionsand Tx and Rx are most often using the same antenna, it is crucial to have asolution with low noise generation. Two new proposals have been studied with theaim to reduce the current consumption and noise contribution of the IQ modulator.</p><p>A current mode envelope tracking IQM is the first of the studied designs. Thisimplementation lowers the bias currents in the circuit in relation to the amplitudeof the baseband input signals, meaning that a low input amplitude results in alowering of the current consumption. It proves to be very efficient for basebandsignals with a high peak-to-average ratio. Simulations and calculations have shownthat an average current reduction of 56 % can be achieved for an arbitrary LTEbaseband signal.</p><p>The second is an entirely new passive mixer design where the baseband voltagesare sequentially copied to the RF node, removing the need for V-to-I conversion inthe mixer which reduces current consumption and noise. Results from simulationshas proven that this design is fully capable of improving both current consumptionas well as the noise levels. With an output power of 4.0 dBm, the power consumptionwas 43.3 mW, including clock generating circuits. This, combined with thefact that the design is small and simple, means that there is definitely a possibilityto replace the present IQM design with a passive mixer.</p>

Sophisticated power electronic apparatus and their digital control systems are finding increasing applications in electric power systems at generation, transmission, distribution and utilization levels. It is essential to carry out rigorous performance evaluation of such apparatus before commissioning. Field Programmable Gate Arrays (FPGAs) are becoming an attractive platform for accelerating computationally intensive applications. This thesis presents a FPGA-based real-time digital simulator for power electronic drives based on realistic device characteristics. A 3-level 12-pulse Voltage Source Converter (VSC) fed induction machine drive is implemented on the FPGA. The system components include the 3-level VSC, the induction machine, the direct field oriented controller, and the pulse width modulator. Both system-level and device-level IGBT models are utilized to implement the VSC. The VSC model is computed at a fixed time-step of 12:5ns allowing an accurate representation of the IGBT nonlinear switching characteristics. Altera Startix EP1S80 and EP3SL150F1152C2 FPGA boards utilized for the real-time simulation. All models were implemented in VHDL. The FPGA boards were interfaced to external DAC boards to display real-time results on the oscilloscope. The real-time results were validated using an off-line cosimulation set-up using the SABER and MATLAB/SIMULINK software. / Power Engineering and Power Electronics

Spectral computed tomography with energy-resolving detectors has a potential to improve the detectability of images and correspondingly reduce the radiation dose to patients by extracting and properly using the energy information in the broad x-ray spectrum. A silicon photon-counting detector has been developed for spectral CT and it has successfully solved the problem of high photon flux in clinical CT applications by adopting the segmented detector structure and operating the detector in edge-on geometry. The detector was evaluated by both the simulation and measurements. The effects of energy loss and charge sharing on the energy response of this segmented silicon strip detector with different pixel sizes were investigated by Monte Carlo simulation and a comparison to pixelated CdTe detectors is presented. The validity of spherical approximations of initial charge cloud shape in silicon detectors was evaluated and a more accurate statistical model has been proposed. A photon-counting energy-resolving application specific integrated circuit (ASIC) developed for spectral CT was characterized extensively by electrical pulses, pulsed laser and real x-ray photons from both the synchrotron and an x-ray tube. It has been demonstrated that the ASIC performs as designed. A noise level of 1.09 keV RMS has been measured and a threshold dispersion of 0.89 keV RMS has been determined. The count rate performance of the ASIC in terms of count loss and energy resolution was evaluated by real x-rays and promising results have been obtained. The segmented silicon strip detector was evaluated using synchrotron radiation. An energy resolution of 16.1% has been determined with 22 keV photons in the lowest flux limit, which deteriorates to 21.5% at an input count rate of 100 Mcps mm−2. The fraction of charge shared events has been estimated and found to be 11.1% for 22 keV and 15.3% for 30 keV. A lower fraction of charge shared events and an improved energy resolution can be expected by applying a higher bias voltage to the detector. / <p>QC 20121123</p>

The principle of universal shipborne automatic identification system (AIS) is to allow automatic exchange of shipboard information between one vessel and another. Saab TransponderTech AB has an operating AIS transponder on the market and the purpose of this report is to investigate alternative technologies that could result in a highly integrated replacement for the existing hardware. Design aspects of a system-on-chip are discussed, such as: available system-on- chip technologies, intellectual property, on-chip bus structures and development tools. This information is applied to the existing hardware and the integration possibilities of the various parts of the AIS transponder is investigated. The focus will be on two main transponder parts that are possible to replace with highly integrated circuits. The first of these parts is the so-called digital part where system-on-chip platforms for different technologies have been investigated with a special interest in a highly integrated FPGA implementation. The second part is the radio frequency receivers where alternatives to the existing superheterodyne receiver are discussed. The conclusion drawn is that there exist technologies for developing a highly integrated AIS transponder. An attractive highly integrated transponder could consist of a FPGA system-on-chip platform with subsampling digital receivers and additional components that are unsuitable for integration.

Image retrieval, texture analysis, optical character recognition and general inspection tasks are of main interest in the field of image processing and pattern recognition. Methods which operate automatically are of interest in the above mentioned areas. Therefore, translation invariant transforms are helpful tools for pattern recognition tasks. Nonlinear spatial transforms and fuzzy pattern classification with unimodal potential functions are established in signal processing. They have proved to be excellent tools in feature extraction and classification. In this thesis nonlinear discrete transforms, which are adaptable for different application tasks, will be presented. The adaptivity includes the group specific behaviour, the amount of calculations and the implementability in application specific integrated circuits. The pattern separability properties of these transforms are better compared to that of the well known power spectrum of the Fourier transform and several other known transforms. Furthermore, a hardware accelerator image processing and classification system will presented, which is implemented on one field programmable gate array (FPGA). The system can be used for feature extraction, pattern recognition and classification tasks. In the field of printed image inspection the system is applicable under practical aspects. / In vielen Bereichen der ein- und zweidimensionalen Signalverarbeitung besteht die Aufgabe Signale oder Objekte unabhängig von ihren aktuellen Positionen mittels geeigneter Merkmale zu klassifizieren. Mit Hilfe schneller nichtlinearer Spektraltransformationen ist eine positionsinvariante Merkmalgewinnung möglich. In dieser Arbeit werden reelle Transformationen vorgestellt, deren Eigenschaften in Bezug auf verschiedene Parameter angepasst werden können. Zu nennen ist das gruppeninvariante Verhalten, der rechentechnische Aufwand und die Implementierbarkeit in applikationsspezifische Schaltungen. Durch unterschiedliche Berechnungsstrukturen kann beispielsweise die Separationseigenschaft aufgabengemäß adaptiert werden. Basierend auf dem Konzept charakteristischer Matrizen wird ein generalisiertes Verfahren zur Berechnung der Transformationen abgeleitet. Bezüglich ihrer Charakteristika können die vorzustellenden Transformationen gegenüber anderen als ebenbürtig oder sogar überlegen bezeichnet werden. In Kombination mit einem Fuzzy-Klassifikationsverfahren (Fuzzy-Pattern-Classification, FPC) wird ein System-On-Programmable-Chip Mustererkennungssystem entwickelt, das auf einem programmierbaren applikationsspezifischen Schaltkreis (FPGA) implementiert wird. Das System ist in der Lage pixel-basierende Bilder zu klassifizieren. In der Anwendung der Druckbildinspektion erweist sich das Mustererkennungssystem als praxisgerecht einsetzbar.

Wireless capsule endoscopy (WCE) is a state-of-the-art technology to receive images of human intestine for medical diagnostics. In WCE, the patient ingests a specially designed electronic capsule which has imaging and wireless transmission capabilities inside it. While the capsule travels through the gastrointestinal (GI) tract, it captures images and sends them wirelessly to an outside data logger unit. The data logger stores the image data and then they are transferred to a personal computer (PC) where the images are reconstructed and displayed for diagnosis. The key design challenge in WCE is to reduce the area and power consumption of the capsule while maintaining acceptable image reconstruction. In this research, the unique properties of WCE images are identified by analyzing hundreds of endoscopic images and video frames, and then these properties are used to develop novel and low complexity compression algorithms tailored for capsule endoscopy. The proposed image compressor consists of a new YEF color space converter, lossless prediction coder, customizable chrominance sub-sampler and an efficient Golomb-Rice encoder. The scheme has both lossy and lossless modes and is further customized to work with two lighting modes – conventional white light imaging (WLI) and emerging narrow band imaging (NBI). The average compression ratio achieved using the proposed lossy compression algorithm is 80.4% for WBI and 79.2% for NBI with high reconstruction quality index for both bands. Two surveys have been conducted which show that the reconstructed images have high acceptability among medical imaging doctors and gastroenterologists. The imaging algorithms have been realized in hardware description language (HDL) and their functionalities have been verified in field programmable gate array (FPGA) board. Later it was implemented in a 0.18 μm complementary metal oxide semiconductor (CMOS) technology and the chip was fabricated. Due to the low complexity of the core compressor, it consumes only 43 µW of power and 0.032 mm2 of area. The compressor is designed to work with commercial low-power image sensor that outputs image pixels in raster scan fashion, eliminating the need of significant input buffer memory. To demonstrate the advantage, a prototype of the complete WCE system including an FPGA based electronic capsule, a microcontroller based data logger unit and a Windows based image reconstruction software have been developed. The capsule contains the proposed low complexity image compressor and can generate both lossy and lossless compressed bit-stream. The capsule prototype also supports both white light imaging (WLI) and narrow band imaging (NBI) imaging modes and communicates with the data logger in full duplex fashion, which enables configuring the image size and imaging mode in real time during the examination. The developed data logger is portable and has a high data rate wireless connectivity including Bluetooth, graphical display for real time image viewing with state-of-the-art touch screen technology. The data are logged in micro SD cards and can be transferred to PC or Smartphone using card reader, USB interface, or Bluetooth wireless link. The workstation software can decompress and show the reconstructed images. The images can be navigated, marked, zoomed and can be played as video. Finally, ex-vivo testing of the WCE system has been done in pig's intestine to validate its performance.