This PhD thesis focuses on the study, the hardware design, the theoretical and practical validation, and eventually the comparison of different arithmetic operators for cryptosystems based on elliptic curves (ECC). Provided solutions must be robust against some side-channel attacks, and efficient at a hardware level (execution speed and area). In the case of ECC, we want to protect the secret key, a large integer, used in the scalar multiplication. Our protection methods use representations of numbers, and behaviour of algorithms to make more difficult some attacks. For instance, we randomly change some representations of manipulated numbers while ensuring that computed values are correct. Redundant representations like signed-digit representation, the double- (DBNS) and multi-base number system (MBNS) have been studied. A proposed method provides an on-the-fly MBNS recoding which operates in parallel to curve-level operations and at very high speed. All recoding techniques have been theoretically validated, simulated extensively in software, and finally implemented in hardware (FPGA and ASIC). A side-channel attack called template attack is also carried out to evaluate the robustness of a cryptosystem using a redundant number representation. Eventually, a study is conducted at the hardware level to provide an ECC cryptosystem with a regular behaviour of computed operations during the scalar multiplication so as to protect against some side-channel attacks.

Le domaine de la conversion d'énergie requiert, la plupart du temps, la mise en œuvre d'études spécifiques et coûteuses pour répondre, avec les meilleures performances possibles (rendement, compacité, CEM), aux diverses applications. Afin de proposer une solution générique et évolutive, nous nous sommes intéressés à l'utilisation d'un réseau de micro- convertisseurs optimisés, de faible puissance, que l'on peut associer en série et/ou en parallèle, pour couvrir un large domaine d'applications. Dans ces conditions, un effort unique de réflexion est à porter sur le dimensionnement d'un micro-convertisseur optimisé qui joue le rôle de cellule élémentaire ou de brique de base pour l'établissement du réseau complet. Cependant, cela suppose de mettre en œuvre également une méthode de contrôle adaptée au grand nombre de micro-convertisseurs ainsi qu'une technique de communication entre tous les micro-convertisseurs, pour assurer un bon équilibrage de la puissance. L'objectif principal de cette thèse est de fournir une solution intégrée pour le contrôle à la fois des cellules de commutation internes du micro-convertisseur et du réseau lui-même. Pour y parvenir, une solution modulaire de contrôle entièrement décentralisé est proposée. Trois étapes essentielles sont alors étudiées : la génération des porteuses entrelacées, l'équilibrage des courants de phase et la régulation des grandeurs de sortie courant et/ou tension. Ces trois étapes sont abordées de manière à proposer une solution entièrement décentralisée. Plusieurs cartes de test ont été réalisées pour valider chaque fonction indépendamment. Un circuit intégré (démonstrateur), implémentant l'ensemble des fonctions nécessaires au contrôle d'un micro-convertisseur 5V-2A-1MHz, a également été conçu et testé. Les résultats expérimentaux montrent clairement la validité des solutions proposées, ce qui ouvre la voie vers un contrôle mieux adapté aux nouveaux types d'architectures multi-phasées et distribuées en réseau.

La performance d’un scanner TEP se mesure par sa sensibilité, son contraste et sa résolution spatiale. Cette dernière doit être idéalement uniforme dans tout le champ de vue utile (CDV) du scanner. Cependant, le problème de parallaxe dû à l’éloignement de la source du centre de CDV, entraîne une dégradation de la résolution spatiale radiale. Ce problème est très présent dans les scanners avec une grande densité de détecteurs et de petit diamètre notamment dans le LabPET II, le scanner en cours de développement à l’Université de Sherbrooke par le Groupe de recherche en appareillage médicale de Sherbrooke (GRAMS) et le Centre d’imagerie moléculaire de Sherbrooke (CIMS), avec [tilde]37 000 détecteurs pour un CDV de 16 cm de diamètre et 12 cm de longueur axiale. Chaque détecteur a une surface de 1,2[indice supérieur *] 1,2 mm[indice supérieur 2] et une longueur supérieure à 10 mm. La mesure de profondeur d’interaction (PDI) demeure très utile pour résoudre le problème de parallaxe. La PDI peut être réalisée par l’assemblage de deux cristaux en phoswich, tout en gardant la même longueur totale pour assurer une bonne efficacité de détection, et puis, le cristal dans lequel une interaction est faite sera déterminé à l’aide d’algorithme d’identification de cristaux. Pour le traitement des signaux issus des modules de détection, un ASIC de 64 canaux a été développé. L’ASIC utilise une nouvelle technique de mesure de temps à doubles seuils inspirée de la technique de mesure de temps au-dessus d’un seuil (ToT). Cette technique repose sur l’utilisation de deux discriminateurs à seuil afin de déterminer le temps d’arrivée du photon d’annihilation et son énergie. Le temps d’arrivée est estimé par le moment de discrimination du signal avec le premier discriminateur. Tandis que l’énergie du signal est calculée par la différence des moments de discrimination du signal avec le premier et le deuxième discriminateur. Cette différence de temps est non linéaire en fonction de l’énergie. Donc une correction d’énergie est faite pour déterminer le spectre d’énergie. Les seuils des discriminateurs sont méticuleusement choisis afin de minimiser l’erreur sur les temps de croisement. Cette méthode de ToT à doubles seuils est une technique innovatrice pour identifier les cristaux qui ont scintillés [i.e. scintillé] dans un scanner TEP. Avec une erreur inférieure à 5%, cette technique discrimine entre un LGS045ns et un LYSO40ns. Malgré le taux d’erreur élevé comparé à d’autres méthodes d’identification, cette technique possède l’avantage d’être facilement intégrable dans l’ASIC du LabPET II.

Le besoin croissant de réduction du volume, de la masse et de la consommation des dispositifs électroniques sans pertes deperformances concerne aussi les oscillateurs à quartz utilisés dans les applications métrologiques (bases de temps, capteurs),la téléphonie, la navigation... Dans le cadre de cette problématique, nous avons développé un ASIC (Application SpecificIntegrated Circuit) en technologie 0,35 μm SiGe BiCMOS (Austriamicrosystems®) fonctionnant sous 3,3 V (±10%) pourréaliser un oscillateur à quartz miniature opérationnel sur une gamme en fréquence allant de 10 MHz à 100 MHz. Ce circuitdont la surface ne dépasse pas les 4 mm2 est composé de diverses cellules RF, depuis le système d'entretien de type Colpitts,la mise en forme et jusqu'à l'adaptation du signal à sa charge d'utilisation (50 W ou HCMOS). Ces cellules sont toutespolarisées par une référence de tension interne de type bandgap CMOS. La consommation totale du circuit en charge resteinférieure à 100 mW pour un bruit blanc de phase visé de −150 dBc/Hz à 40 MHz. Pour minimiser la sensibilité thermiquedu résonateur et ainsi pouvoir s'orienter également vers des applications OCXO (Oven Controlled Crystal Oscillator),nous avons partiellement intégré une régulation de température dans notre ASIC. Cette régulation fortement dépendante del'architecture thermo-mécanique a été dimensionnée puis validée au travers de modélisations par analogie sous Spectre®.Notre électronique intégrée nécessite peu de composants externes et nous l'avons reportée par flip chip sur une interfacespécifique pour

L'exploration du système solaire et l'étude de l'univers lointain sont principalement basées sur la mesure d'ions et de particules in-situ. Les détecteurs, utilisés pour convertir l'énergie en charges électriques mesurables, sont étroitement liés à leur électronique analogique Analog-Front-End (AFE) et cette combinaison forme des chaines astrophysiques de détection appelées "sensor heads". La nécessité d'améliorer les résolutions spatiales et spectrales des détecteurs nécessite la conception d'une électronique intégrée multivoies. Par ailleurs, pour s'adapter au mieux à chaque détecteur, une instrumentation spécifique devra être mise en oeuvre. Ainsi, le développement d'une électronique spatiale de type Application Specific Integrated Circuit (ASIC) doit être développée, nécessitant un savoir faire spécifique. La première partie de la thèse est consacrée à décrire les différentes méthodes de mesure des particules en environnement spatial. Le deuxième chapitre présente l'architecture d'un détecteur constitué de MicroChannel Plates (MCP), puis l'architecture d'un détecteur à base de semi-conducteurs pour la spectrométrie d'électrons énergétique. Le premier détecteur est utilisé pour la détection de particules alors que le deuxième permet de mesurer le niveau d'énergie déposé par les électrons dans des semi-conducteurs (Si et CdZnTe). Le simulateur GEANT 4 a permis de déterminer la géométrie optimale du détecteur en quantifiant le nombre de paires électron-positron créées dans les semi-conducteurs en fonction de l'énergie des particules incidentes. Le troisième chapitre présente une méthodologie de conception des chaînes d'instrumentation en technologie CMOS permettant de s'adapter aux différents détecteurs. Une étude succincte des effets de l'environnement spatial sur l'électronique CMOS est également réalisée. La structure analogique permettant de convertir une charge en tension est présentée et des pistes dont proposées afin de l'optimiser en vitesse, en bruit et en consommation. Le quatrième et cinquième chapitres de la thèse traitent du développement de deux ASICs, l'un permettant d'instrumenter un détecteur à MCP, l'autre un détecteur à semi-conducteurs. Enfin, le dernier chapitre présente les validations expérimentales et les performances des chaînes de détection pour la MCP et les semi-conducteurs. Les résultats de ces mesures ont permis de montrer la faisabilité de l'intégration multivoies de deux chaînes d'instrumentation spatiale validant ainsi la méthodologie de conception. Les performances obtenues sont meilleures que celles obtenues en électronique discrète et sont adaptées à l'environnement spatial. Ces nouvelles chaînes multivoies réalisées ouvrent donc de nouvelles perspectives dans les futures missions en astrophysique.

Clock Distribution Networks play a vital role in performance and reliability of a system. However, temperature gradients observed in 3D ICs hamper the functionality of CDNs in terms of varying skew and propagation delay. This thesis presents two compensation techniques, Adaptive Voltage and Controllable Delay, to overcome these problems. The compensation methods are validated using a FPGA-based test vehicle. Modification in traditional buffer design are also presented and the performance as well as the area and power overhead of both the implementations is compared.

Par le passé, la collaboration entre le Centre d'Imagerie Médicale de Sherbrooke (CIMS) et le Groupe de Recherche en Appareillage Médicale de Sherbrooke (GRAMS) a permis de développer le scanner LabPET. Celui-ci fut le premier scanner de Tomographie d'Émission par Positrons (TEP) commercial utilisant des photodiodes à effet avalanche (PDA) comme détecteur. Depuis, cette collaboration a permis de faire évoluer le scanner afin d'améliorer cette modalité d'imagerie et d'y ajouter la tomodensitométrie (TDM). Les attentes pour la prochaine génération du scanner sont donc grandes. Cette nouvelle génération du scanner, le LabPET II, verra les deux modalités nativement intégrées et elles utiliseront la même chaine de détection. Ce scanner se verra doté de nouveaux détecteurs organisés en matrices de 64 cristaux de 1,1 par 1,1 mm². Cette nouvelle matrice, associée à ses deux matrices de 32 PDA, a prouvé sa capacité à fournir une résolution spatiale inférieure au millimètre. L'utilisation de ce nouveau module de détection pourra donc permettre au LabPET II d'être le premier scanner bimodal (TEP/TDM) commercial atteignant une résolution submillimétrique. Ce scanner permettra de s'approcher un peu plus de la résolution spatiale ultime en TEP tout en permettant une bonne localisation anatomique grâce à l'ajout d'une imagerie TDM rudimentaire. Pour atteindre ces objectifs, une intégration complète de l'électronique frontale a été nécessaire. Dans les versions précédentes, seuls les préamplificateurs de charge et les filtres de mise en forme étaient intégrés; dans cette nouvelle version, toute l'électronique analogique ainsi que la numérisation et les liens de communications devront être intégrés. Pour ce faire, la technique de temps de survol au-dessus d'un seuil (ou ToT pour «Time-over-Threshold») a été préférée à la solution utilisée par le LabPET I qui nécessitait un convertisseur analogique-numérique par canal. La contrepartie de cette solution est l'obligation de maintenir la tension de base à une valeur fixe et commune à tous les canaux. Le circuit de polarisation des PDA a aussi dû être intégré dans l'ASIC, car il occupait énormément de place sur la carte d'électronique frontale du LabPET 1. Dans ce mémoire seront décrits la conception, l'intégration et les tests de ces deux circuits du système. Ils ont démontré leur efficacité tout en n'occupant que très peu de place dans le circuit intégré spécialisé (ASIC) du «module de détection». Au vu des sources bibliographiques recensées, le module de détection du LabPET II devrait être l'un de ceux ayant la plus forte densité de canaux (environ 45 par centimètre carré) et le seul combinant électronique analogique faible bruit, numérique et haute tension (~450 V). La réalisation de cette nouvelle génération devrait permettre au partenariat CIMS/GRAMS de réaffirmer leur position de leader dans le domaine en améliorant les outils d'imagerie à la disposition des chercheurs en médecine préclinique.

Inom nätverksbranchen finns en strävan att gå från proprietära lösningar till en öppen standard för hård- och mjukvara. En term för detta är Whiteboxing och det innebär att användaren ges möjlighet att plocka ihop komponenter efter behov, och själv välja vilken mjukvara som används. I sin enklaste form byggs en Whiteboxrouter av en konventionell PC med två nätverkskort och en mjukvarubaserad routingapplikation. Företaget ÅF är intresserade av att veta hur Whitebox-lösningar för routrar står sig prestandamässigt i relation till konventionella routerlösningar med Application Specific Integrated Circuit. Detta arbete har undersökt prestandan genom att mäta throughput och goodput hos en Cisco 2911-router, en Whiteboxrouter med mjukvaran pfSense, samt en Whiteboxrouter som körde pfSense virtualiserat på ESXi. Dessutom undersöktes respektive konfigurations prestanda när trafiken skickades över IPsec VPN. För mätningarna användes filöverföringar med FTP och mätprogrammet Iperf3. Målet med arbetet var att skapa ett beslutsunderlag som klargjorde eventuella prestandaskillnader och utarbetade rekommendationer för framtida val av routerlösning. Resultatet visade att vid generell paketförmedling var prestandan mellan routrarna relativt jämn, dock rekommenderas den virtualiserade Whiteboxroutern då den fick det bästa resultatet. När trafiken sedan krypterades med IPsec VPN var det stora prestandaskillnader mellan enheterna. Bäst prestanda fick Whiteboxroutern. Författaren ser en vinning med Whitebox-tekniken i stort då den medger att serverutrustning som ska utrangeras på grund av prestandakrav, istället kan fungera som nätverksutrustning (routrar och brandväggar) och fortsätta användas under en större del av den tekniska livslängden. Detta kan på sikt leda till minskad miljöpåverkan och besparingar för företaget.

Recentemente, o Brasil adotou o padrão SBTVD (Sistema Brasileiro de TV Digital) para transmissão de TV digital. Este utiliza o CODEC (codificador e decodificador) de vídeo H.264/AVC, que é considerado o estado-da-arte no contexto de compressão de vídeo digital. Esta transição para o SBTVD requer o desenvolvimento de tecnologia para transmissão, recepção e decodificação de sinais, assim, o projeto Rede H.264 SBTVD foi iniciado e tem como um dos objetivos a produção de componentes de hardware para construção de um set-top box SoC (System on Chip) compatível com o SBTVD. No sentido de produzir IPs (Intellectual Property) para codificação e decodificação de vídeo digital segundo o padrão H.264/AVC, várias arquiteturas de hardware vêm sendo desenvolvidas no âmbito do projeto. Assim, o objetivo deste trabalho consiste na realização da implementação física em ASIC (Application-Specific Integrated Circuit) de algumas destas arquiteturas de hardware para decodificação de vídeo H.264/AVC, entre elas as arquiteturas parser e decodificação de entropia, predição intra-quadro e, por fim, quantização e transformadas inversas, que juntas formam uma versão funcional de um decodificador de vídeo H.264 chamado de decodificador intra-only. Além destas, também foi fisicamente implementada uma arquitetura para o módulo filtro redutor de efeito de bloco e arquiteturas para os perfis Main e High de um compensador de movimentos. Nesta dissertação de mestrado, é apresentada a metodologia de implementação standard-cells (ASIC) utilizada, assim como uma descrição detalhada de cada passo executado para se chegar ao leiaute de cada uma das arquiteturas. Também são apresentados os resultados das implementações e realizadas algumas comparações com outras implementações de arquiteturas descritas na literatura. A implementação do filtro possui 43,9K portas lógicas (equivalent-gates), 42mW de potência e possui a menor quantidade de memória interna, 12,375KB SRAM, quando comparada com outras implementações para a mesma resolução de vídeo, 1920x1080@30fps. As implementações para os perfis Main e High do compensador de movimento apresentam a melhor relação entre a quantidade de ciclos de relógio necessária para interpolar um macrobloco (MB), 304 ciclos/MB, e a quantidade de equivalent-gates de cada implementação, 98K e 102K, respectivamente. Já a implementação do decodificador H.264 intra-only possui 5KB SRAM, 11,4mW de potência e apresenta a menor quantidade de equivalent-gates, 150K, comparado com outras implementações de decodificadores H.264 com características similares. / Recently Brazil has adopted the SBTVD (Brazilian Digital Television System) for digital TV transmission. It uses the H.264/AVC video CODEC (coder and decoder), which is considered the state of the art in the context of digital video compression. This transition to the SBTVD standard requires the development of technology for transmitting, receiving and decoding signals, so a project called Rede H.264 was initiated with the objective of producing cutting edge hardware components to build a set-top box SoC (System on Chip) compatible with the SBTVD. In order to produce IPs (Intellectual Property) for encoding and decoding digital video according to the H.264/AVC standard, many hardware architectures have been developed under the project. Therefore, the objective of this work is to carry out the physical implementation flow for ASIC (Application-Specific Integrated Circuit) in some of these hardware architectures for H.264/AVC video decoding, including the architectures parser and entropy decoding, intra-prediction and inverse quantization and transforms, which together compound a working version of an H.264 video decoder called intra-only. Besides these architectures, it is also physically implemented an architecture for a deblocking filter module and architectures for motion compensation according the Main and High profiles. This master thesis presents the standard-cells (ASIC) implementation as well as a detailed description of each step necessary to outcome the layouts of each of the architecture. It also presents the results of the implementations and comparisons with other works in the literature. The implementation of the filter has 43.9K gates (equivalent-gates), 42mW of power consumption and it demands the least amount of internal memory, 12.375KB SRAM, when compared with other implementations for the same video resolution, 1920x1080@30fps. The implementations for the Main and High profiles of the motion compensator have the best relationship between the amount of required clock cycles to interpolate a macroblock (MB), 304 cycles/MB, and the equivalent-gate count of each implementation, 98K and 102K, respectively. Also, the implementation of the H.264 intra-only decoder has 5KB SRAM, 11.4 mW of power consumption and it has the least equivalent-gate count, 150K, compared with other implementations of H.264 decoders which have similar features.

Bancos de dados biológicos utilizados para comparação e alinhamento local de sequências tem crescido de forma exponencial. Isso popularizou programas que realizam buscas nesses bancos. As implementações dos algoritmos de alinhamento de sequências Smith- Waterman e distância Levenshtein demonstraram ser computacionalmente intensivas e, portanto, propícias para aceleração em hardware. Este trabalho descreve arquiteturas em hardware dedicado prototipadas para FPGA e ASIC para acelerar os algoritmos Smith- Waterman e distância Levenshtein mantendo os mesmos resultados obtidos por softwares. Descrevemos uma nova e eficiente unidade de processamento para o cálculo do Smith- Waterman utilizando affine gap. Também projetamos uma arquitetura que permite particionar as sequências de entrada para a distância Levenshtein em um array sistólico de tamanho fixo. Nossa implementação em FPGA para o Smith-Waterman acelera de 275 a 494 vezes o algoritmo em relação a um computador com processador de propósito geral. Ainda é 52 a 113% mais rápida em relação, segundo nosso conhecimento, as mais rápidas arquiteturas recentemente publicadas. / Bioinformatics databases used for sequence comparison and local sequence alignment are growing exponentially. This has popularized programs that carry out database searches. Current implementations of sequence alignment methods based on Smith- Waterman and Levenshtein distance have proven to be computationally intensive and, hence, amenable for hardware acceleration. This Msc. Thesis describes an FPGA and ASIC based hardware implementation designed to accelerate the Smith-Waterman and Levenshtein distance maintaining the same results yielded by general softwares. We describe an new efficient Smith-Waterman affine gap process element and a new architecture to partitioning and maping the Levenshtein distance into fixed size systolic arrays. Our FPGA Smith-Waterman implementation delivers 275 to 494-fold speed-up over a standard desktop computer and is also about 52 to 113% faster, to the best of our knowledge, than the fastest implementation in a most recent family of accelerators.