Image retrieval, texture analysis, optical character recognition and general inspection tasks are of main interest in the field of image processing and pattern recognition. Methods which operate automatically are of interest in the above mentioned areas. Therefore, translation invariant transforms are helpful tools for pattern recognition tasks. Nonlinear spatial transforms and fuzzy pattern classification with unimodal potential functions are established in signal processing. They have proved to be excellent tools in feature extraction and classification. In this thesis nonlinear discrete transforms, which are adaptable for different application tasks, will be presented. The adaptivity includes the group specific behaviour, the amount of calculations and the implementability in application specific integrated circuits. The pattern separability properties of these transforms are better compared to that of the well known power spectrum of the Fourier transform and several other known transforms. Furthermore, a hardware accelerator image processing and classification system will presented, which is implemented on one field programmable gate array (FPGA). The system can be used for feature extraction, pattern recognition and classification tasks. In the field of printed image inspection the system is applicable under practical aspects. / In vielen Bereichen der ein- und zweidimensionalen Signalverarbeitung besteht die Aufgabe Signale oder Objekte unabhängig von ihren aktuellen Positionen mittels geeigneter Merkmale zu klassifizieren. Mit Hilfe schneller nichtlinearer Spektraltransformationen ist eine positionsinvariante Merkmalgewinnung möglich. In dieser Arbeit werden reelle Transformationen vorgestellt, deren Eigenschaften in Bezug auf verschiedene Parameter angepasst werden können. Zu nennen ist das gruppeninvariante Verhalten, der rechentechnische Aufwand und die Implementierbarkeit in applikationsspezifische Schaltungen. Durch unterschiedliche Berechnungsstrukturen kann beispielsweise die Separationseigenschaft aufgabengemäß adaptiert werden. Basierend auf dem Konzept charakteristischer Matrizen wird ein generalisiertes Verfahren zur Berechnung der Transformationen abgeleitet. Bezüglich ihrer Charakteristika können die vorzustellenden Transformationen gegenüber anderen als ebenbürtig oder sogar überlegen bezeichnet werden. In Kombination mit einem Fuzzy-Klassifikationsverfahren (Fuzzy-Pattern-Classification, FPC) wird ein System-On-Programmable-Chip Mustererkennungssystem entwickelt, das auf einem programmierbaren applikationsspezifischen Schaltkreis (FPGA) implementiert wird. Das System ist in der Lage pixel-basierende Bilder zu klassifizieren. In der Anwendung der Druckbildinspektion erweist sich das Mustererkennungssystem als praxisgerecht einsetzbar.

Die vorliegende Arbeit behandelt den Entwurf eines ADCs nach dem sukzessiven Approximationsverfahren (SAR). Ausgehend von den Systemanforderungen erfolgt eine Ableitung der Spezifikation des zu entwerfenden ADCs. Theoretische Betrachtungen und Highlevelsimulationen in Matlab wählen die optimale Architektur der Einzelkomponenten - kapazitives DAC Array, Komparator, Ablaufsteuerung - aus. Die Implementation selbst findet für die Analogschaltungsteile auf Transistorebene und für die digitalen Komponenten auf RT-Ebene in VHDL statt. Sie bilden die Grundlage für die Realisierung des Layouts. In dem Zusammenhang stellt die Arbeit die gängigsten Matchingmethoden für elektronische Bauelemente vor. Abschließende PEX-Simulationen (parasitic Extraction) ermitteln die statischen (INL/DNL) wie dynamischen Kennwerte (SNR) des SAR-ADCs.:Abkürzungsverzeichnis iii Formelzeichen v 1 Einleitung 1 2 Grundlagen 2 2.1 Analog/Digital-Umsetzer 2 2.1.1 Umsetzungsverfahren 2 2.1.2 Statische Kennwerte 8 2.1.3 Dynamische Kennwerte 12 2.2 Technologie 17 2.2.1 Übersicht 17 2.2.2 MOS-Transistoren 17 2.2.3 Kapazitäten 18 2.2.4 Widerstände 18 2.3 Hardwarebeschreibungssprache 19 2.3.1 Übersicht 19 2.3.2 Zustandsautomat 19 2.3.3 Look-Ahead-Ausgang 20 3 Spezifikation 21 4 ADU-Topologie 23 4.1 Vorüberlegungen 23 4.1.1 Umsetzungsverfahren 23 4.1.2 Vergleich Widerstand/Kapazität 23 4.1.3 Differenziell Vs. Single-Ended 24 4.1.4 Kapazitätsarray 25 4.2 ADC High-Level Modell 30 4.2.1 Funktionsblöcke 30 4.2.2 Matlab/Simulink 31 4.2.3 Simulation 34 4.3 Parasitäre Effekte 37 4.3.1 Substratkapazität 37 4.3.2 Komparatoroffset 39 5 Schaltungsdesign & -simulation 41 5.1 Komparator 41 5.1.1 Spezifikation 41 5.1.2 Latch 41 5.1.3 Vorverstärker 43 5.1.4 Gesamtsystem 46 5.2 Schalter 46 5.2.1 Funktionsweise 46 5.2.2 Ladungseintrag 46 5.2.3 Dimensionierung & Simulation 47 5.3 Kapazitätsarray 51 5.4 SAR-Controller 51 5.4.1 Vorüberlegung 51 5.4.2 RTL Design 52 5.4.3 Simulation 55 5.4.4 Synthese 57 5.4.5 Optimierung 59 5.5 ADC (Toplevel) 59 5.5.1 Architektur 59 5.5.2 Simulation 61 6 Layout 64 6.1 Komparator 65 6.1.1 Vorverstärker 1 65 6.1.2 Vorverstärker 2 66 6.1.3 Dynamisches Latch 66 6.2 Transmission Gates 67 6.3 Kapazitätsarray 68 6.4 SAR-Controller 70 6.5 ADC (Toplevel) 70 6.6 PEX Simulation 72 6.6.1 Statischer Test 72 6.6.2 Dynamischer Test 73 7 Zusammenfassung 74 Literaturverzeichnis 76 Bücher 76 Skripte und Schriften 76 Internetlinks 78 Abbildungsverzeichnis 79 Tabellenverzeichnis 82 Anhang 84

<p>Implantable wireless devices are used to treat a variety of diseases that are not able to be treated with pharmaceuticals or traditional surgery, These implantable devices have use in the treatment of neurological disorders like epilepsy, optical disorders such as glaucoma, or injury related issues such as targeted muscle reinnervation. These devices can rely upon harvesting power from an inductive wireless power source and batteries. Improvements to how well the devices utilize this power directly increase the efficacy of the device operation as well as the device's lifetime, reducing the need for future surgeries or implantations. </p> <p> I have designed an improvement to cavity resonator based wireless power by designing a dynamic impedance matching implantable power supply, capable of tracking with device motion throughout a changing magnetic field and tracking with changing powering frequencies. This cavity resonator based system presents further challenges practically in the turn-on cycle of the improved device. </p> <p> I further design a coil-to-coil based wireless power system, capable of dynamically impedance matching a high quality factor coil to optimize power transfer during steady state, while also reducing turn-on transient power required in dynamic systems by utilizing a second low quality factor coil. This second coil has a broadband response and is capable of turning on at lower powers than that of the high quality factor coil. The low quality factor coil powers the circuitry that dynamically matches the impedance of the high quality factor coil, allowing for low power turn on while maintaining high power transfer at all operating frequencies to the implantable device. </p> <p> Finally, an integrated circuit is designed, fabricated, and tested that is capable of smoothly providing regulated DC power to the implantable device by stepping up from wireless power to a reasonable voltage level or stepping down from a battery to a reasonable voltage level for the device. The chip is fabricated in 0.18um CMOS process and is capable of providing power to the "Bionode" implantable device. </p>

The primary outcome of this thesis is found in three contributions. First, we developed an automatic converter from the cube representation of incompletely specified multiple-output Boolean function, given in Espresso format, to VHDL. The converter is designed specifically for updating functions of Feedback Shift Register (FSRs) in the Galois configuration, namely it reads in the description of a combinatorial function and adds register stages to the appropriate positions. The converter can handle both, Linear and Non-Linear feedback Shift Registers. The second contribution is modifying the automatic converter to design a tool which gives the user the opportunity to see the hardware characteristics of its circuit quickly from the espresso format of its design. The third contribution is applying the resulting converter to evaluate the results of the CRC generation algorithm presented in [6]. We computed the hardware characteristics such as area, timing and power dissipation on most popular CRCs in ASIC and FPGA technologies. Furthermore, we introduced a simple interface used to provide the user a good estimation of the power diagram during the executing time which is similar to probing the current of the circuit.

<p>Glaucoma is the leading cause of irreversible blindness worldwide. While current therapies aim to lower elevated intraocular pressure (IOP) to prevent blindness, they often do not provide the desired long-term efficacy, can fail over time, and have systemic side effects. Electroceutical stimulation can be a solution to many of these current issues with glaucoma treatment, as it is believed to have fewer systemic side effects and quicker response times. The goal of this work is to develop and demonstrate a novel system using electrical stimulation to lower intraocular pressure. I present data from a human clinical study and an ongoing clinical trial of the IOPTx™ system, a wearable electroceutical for treating glaucoma, that provides preliminary evidence of efficacy and safety. <a>Furthermore, no current glaucoma treatments allow for closed-loop, continuous monitoring of IOP, requiring more frequent doctor visits or forcing patients and clinicians to operate in the dark. Using an electroceutical therapeutic device with closed-loop feedback and continuous IOP recording can improve glaucoma management. I combined a pressure sensor with this electroceutical therapy, implanted the sensor and stimulation coils in rabbits, and stimulated the eyes. However, to better understand the optimal stimulation parameters, long-term effects, and mechanisms of action, an integrated circuit is designed as part of a fully implantable, closed-loop device. The chip was fabricated in 0.18 </a>µm CMOS process and validated on the benchtop and <i>in vivo</i>. In the future, this electroceutical device has the potential to be a novel treatment for patients suffering from glaucoma.</p>

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Les technologies avancées de semi-conducteur permettent de mettre en œuvre un contrôleur numérique dédié aux convertisseurs à découpage, de faible puissance et de fréquence de découpage élevée sur FPGA et ASIC. Cette thèse vise à proposer des contrôleurs numériques des performances élevées, de faible consommation énergétique et qui peuvent être implémentés facilement. En plus des contrôleurs numériques existants comme PID, RST, tri-mode et par mode de glissement, un nouveau contrôleur numérique (DDP) pour le convertisseur abaisseur de tension est proposé sur le principe de la commande prédictive: il introduit une nouvelle variable de contrôle qui est la position de la largeur d'impulsion permettant de contrôler de façon simultanée le courant dans l'inductance et la tension de sortie. La solution permet une dynamique très rapide en transitoire, aussi bien pour la variation de la charge que pour les changements de tension de référence. Les résultats expérimentaux sur FPGA vérifient les performances de ce contrôleur jusqu'à la fréquence de découpage de 4MHz. Un contrôleur numérique nécessite une modulation numérique de largeur d'impulsion (DPWM). L'approche Sigma-Delta de la DPWM est un bon candidat en ce qui concerne le compromis entre la complexité et les performances. Un guide de conception d'étage Sigma-Delta pour le DPWM est présenté. Une architecture améliorée de traditionnelles 1-1 MASH Sigma-Delta DPWM est synthétisée sans détérioration de la stabilité en boucle fermée ainsi qu'en préservant un coût raisonnable en ressources matérielles. Les résultats expérimentaux sur FPGA vérifient les performances des DPWM proposées en régimes stationnaire et transitoire. Deux ASICs sont portés en CMOS 0,35µm: le contrôleur en tri-mode pour le convertisseur abaisseur de tension et la commande par mode de glissement pour les convertisseurs abaisseur et élévateur de tension. Les bancs de test sont conçus pour conduire à un modèle d'évaluation de consommation énergétique. Pour le contrôleur en tri-mode, la consommation de puissance mesurée est seulement de 24,56mW/MHz lorsque le ratio de temps en régime de repos (stand-by) est 0,7. Les consommations de puissance de command par mode de glissement pour les convertisseurs abaisseur et élévateur de tension sont respectivement de 4,46mW/MHz et 4,79mW/MHz. En utilisant le modèle de puissance, une consommation de la puissance estimée inférieure à 1mW/MHz est envisageable dans des technologies CMOS plus avancées. Comparé aux contrôlés homologues analogiques de l'état de l'art, les prototypes ASICs illustrent la possibilité d'atteindre un rendement comparable pour les applications de faible et de moyen puissance mais avec l'avantage d'une meilleure précision et une meilleure flexibilité.

Les problèmes majeurs de la génération automatique du dessin des masques des circuits intégrés sont la dépendance vis-à-vis des règles de dessin et le dimensionnement correct des transistors. Les méthodes traditionnelles, telles que l'utilisation de cellules pré-caractérisées, manquent de flexibilité, car les portes des bibliothèques (en nombre limité) sont dessinées et dimensionnées (independarnment de l'application) pour une technologie donnée. Les méthodes de synthèse automatique du dessin des masques ont pour but de surmonter ces problèmes. Les techniques les plus couramment utilisées sont le "gate-matrix" et le "linear-matrix". L'indépendance vis-à-vis des règles de dessin est obtenue en utilisant la technique de description symbolique (dessin sous une grille unitaire), et les dimensions des transistors sont définies par le concepteur ou par un outil de dimensionnement. Nous proposons une méthode et un prototype logiciel pour la synthèse automatique des masques, en utilisant le style "linear-matrix multi-bander". La description d'entree du générateur est un fichier format SPICE (au niveau transistor), ce qui permet d'avoir un nombre très élevé de cellules, en particulier les portes complexes (A01), et ainsi avoir une meilleure optimisation lors de la phase d'assignation technologique. Les macro-cellules générées doivent être assemblées afin de réaliser un circuit complet. Deux contraintes supplémentaires sont ainsi imposées au générateur: malléabilité de la forme et position des broches d'entrées/sorties sur la périphérie de la macro-cellule. Les macro-cellules sont assemblées en utilisant un environnement de conception industriel. Les contributions de ce mémoire de doctorat sont d'une part le développement d'un générateur de macro-cellules flexible ayant les caracteristiques d'indépendance aux règles de dessin et d'intégration dans un environnement de macro-cellules, et d'autre part l'étude detailée des paramètres qui déterminent la surface occupée, les performances électriques et la puissance dissipée des macro-cellules générées automatiquement. / The main problems of the automatic layout synthesis are the design rules dependence and the transistor sizing. The traditional layout synthesis methods, like standard-cells, are not flexible, since the cells in the libraries are designed and sized for a specific technology. In this way, the designer must change his library at each technology improvement. The automatic layout synthesis methods overcomes these problems (design rules dependence and transistor sizing). Examples of layout styles are gate-matrix and linear-matrix. The technology independence is achieved by symbolic description (layout under an unitary grid), and the transistor sizes are defined by the designer or by a sizing tool. From these two constraints, we develop an automatic layout synthesis tool, using a linear-matrix multi-row layout style. The input description for our tool is a Spice file. This descriptions allows to define a greater number of cells (mainly AOIs gates), resulting a technology mapping with less constraints. The generated macro-cells must be assembled in order to construct a complete circuit. Two additional constraints are then imposed to the generator : variable aspect ratio and placement of the inputs/outputs pins in the macro-cell border. The macro-cells are assembled by an industrial CAD environment. The main contributions of this thesis are the development of a macro-cell generator (with the characteristics of technology independence and easy integration in a macro-cell environment) and the analysis of the parameters playing a role in the area, delay and power consumption.

Les problèmes majeurs de la génération automatique du dessin des masques des circuits intégrés sont la dépendance vis-à-vis des règles de dessin et le dimensionnement correct des transistors. Les méthodes traditionnelles, telles que l'utilisation de cellules pré-caractérisées, manquent de flexibilité, car les portes des bibliothèques (en nombre limité) sont dessinées et dimensionnées (independarnment de l'application) pour une technologie donnée. Les méthodes de synthèse automatique du dessin des masques ont pour but de surmonter ces problèmes. Les techniques les plus couramment utilisées sont le "gate-matrix" et le "linear-matrix". L'indépendance vis-à-vis des règles de dessin est obtenue en utilisant la technique de description symbolique (dessin sous une grille unitaire), et les dimensions des transistors sont définies par le concepteur ou par un outil de dimensionnement. Nous proposons une méthode et un prototype logiciel pour la synthèse automatique des masques, en utilisant le style "linear-matrix multi-bander". La description d'entree du générateur est un fichier format SPICE (au niveau transistor), ce qui permet d'avoir un nombre très élevé de cellules, en particulier les portes complexes (A01), et ainsi avoir une meilleure optimisation lors de la phase d'assignation technologique. Les macro-cellules générées doivent être assemblées afin de réaliser un circuit complet. Deux contraintes supplémentaires sont ainsi imposées au générateur: malléabilité de la forme et position des broches d'entrées/sorties sur la périphérie de la macro-cellule. Les macro-cellules sont assemblées en utilisant un environnement de conception industriel. Les contributions de ce mémoire de doctorat sont d'une part le développement d'un générateur de macro-cellules flexible ayant les caracteristiques d'indépendance aux règles de dessin et d'intégration dans un environnement de macro-cellules, et d'autre part l'étude detailée des paramètres qui déterminent la surface occupée, les performances électriques et la puissance dissipée des macro-cellules générées automatiquement. / The main problems of the automatic layout synthesis are the design rules dependence and the transistor sizing. The traditional layout synthesis methods, like standard-cells, are not flexible, since the cells in the libraries are designed and sized for a specific technology. In this way, the designer must change his library at each technology improvement. The automatic layout synthesis methods overcomes these problems (design rules dependence and transistor sizing). Examples of layout styles are gate-matrix and linear-matrix. The technology independence is achieved by symbolic description (layout under an unitary grid), and the transistor sizes are defined by the designer or by a sizing tool. From these two constraints, we develop an automatic layout synthesis tool, using a linear-matrix multi-row layout style. The input description for our tool is a Spice file. This descriptions allows to define a greater number of cells (mainly AOIs gates), resulting a technology mapping with less constraints. The generated macro-cells must be assembled in order to construct a complete circuit. Two additional constraints are then imposed to the generator : variable aspect ratio and placement of the inputs/outputs pins in the macro-cell border. The macro-cells are assembled by an industrial CAD environment. The main contributions of this thesis are the development of a macro-cell generator (with the characteristics of technology independence and easy integration in a macro-cell environment) and the analysis of the parameters playing a role in the area, delay and power consumption.

Les problèmes majeurs de la génération automatique du dessin des masques des circuits intégrés sont la dépendance vis-à-vis des règles de dessin et le dimensionnement correct des transistors. Les méthodes traditionnelles, telles que l'utilisation de cellules pré-caractérisées, manquent de flexibilité, car les portes des bibliothèques (en nombre limité) sont dessinées et dimensionnées (independarnment de l'application) pour une technologie donnée. Les méthodes de synthèse automatique du dessin des masques ont pour but de surmonter ces problèmes. Les techniques les plus couramment utilisées sont le "gate-matrix" et le "linear-matrix". L'indépendance vis-à-vis des règles de dessin est obtenue en utilisant la technique de description symbolique (dessin sous une grille unitaire), et les dimensions des transistors sont définies par le concepteur ou par un outil de dimensionnement. Nous proposons une méthode et un prototype logiciel pour la synthèse automatique des masques, en utilisant le style "linear-matrix multi-bander". La description d'entree du générateur est un fichier format SPICE (au niveau transistor), ce qui permet d'avoir un nombre très élevé de cellules, en particulier les portes complexes (A01), et ainsi avoir une meilleure optimisation lors de la phase d'assignation technologique. Les macro-cellules générées doivent être assemblées afin de réaliser un circuit complet. Deux contraintes supplémentaires sont ainsi imposées au générateur: malléabilité de la forme et position des broches d'entrées/sorties sur la périphérie de la macro-cellule. Les macro-cellules sont assemblées en utilisant un environnement de conception industriel. Les contributions de ce mémoire de doctorat sont d'une part le développement d'un générateur de macro-cellules flexible ayant les caracteristiques d'indépendance aux règles de dessin et d'intégration dans un environnement de macro-cellules, et d'autre part l'étude detailée des paramètres qui déterminent la surface occupée, les performances électriques et la puissance dissipée des macro-cellules générées automatiquement. / The main problems of the automatic layout synthesis are the design rules dependence and the transistor sizing. The traditional layout synthesis methods, like standard-cells, are not flexible, since the cells in the libraries are designed and sized for a specific technology. In this way, the designer must change his library at each technology improvement. The automatic layout synthesis methods overcomes these problems (design rules dependence and transistor sizing). Examples of layout styles are gate-matrix and linear-matrix. The technology independence is achieved by symbolic description (layout under an unitary grid), and the transistor sizes are defined by the designer or by a sizing tool. From these two constraints, we develop an automatic layout synthesis tool, using a linear-matrix multi-row layout style. The input description for our tool is a Spice file. This descriptions allows to define a greater number of cells (mainly AOIs gates), resulting a technology mapping with less constraints. The generated macro-cells must be assembled in order to construct a complete circuit. Two additional constraints are then imposed to the generator : variable aspect ratio and placement of the inputs/outputs pins in the macro-cell border. The macro-cells are assembled by an industrial CAD environment. The main contributions of this thesis are the development of a macro-cell generator (with the characteristics of technology independence and easy integration in a macro-cell environment) and the analysis of the parameters playing a role in the area, delay and power consumption.