Cette thèse porte sur l'étude, la conception matérielle, la validation théorique et pratique, et enfin la comparaison de différents opérateurs arithmétiques pour des cryptosystèmes basés sur les courbes elliptiques (ECC). Les solutions proposées doivent être robustes contre certaines attaques par canaux cachés tout en étant performantes en matériel, tant au niveau de la vitesse d'exécution que de la surface utilisée. Dans ECC, nous cherchons à protéger la clé secrète, un grand entier, utilisé lors de la multiplication scalaire. Pour nous protéger contre des attaques par observation, nous avons utilisé certaines représentations des nombres et des algorithmes de calcul pour rendre difficiles certaines attaques ; comme par exemple rendre aléatoires certaines représentations des nombres manipulés, en recodant certaines valeurs internes, tout en garantissant que les valeurs calculées soient correctes. Ainsi, l'utilisation de la représentation en chiffres signés, du système de base double (DBNS) et multiple (MBNS) ont été étudiés. Toutes les techniques de recodage ont été validées théoriquement, simulées intensivement en logiciel, et enfin implantées en matériel (FPGA et ASIC). Une attaque par canaux cachés de type template a de plus été réalisée pour évaluer la robustesse d'un cryptosystème utilisant certaines de nos solutions. Enfin, une étude au niveau matériel a été menée dans le but de fournir à un cryptosystème ECC un comportement régulier des opérations effectuées lors de la multiplication scalaire afin de se protéger contre certaines attaques par observation. / This PhD thesis focuses on the study, the hardware design, the theoretical and practical validation, and eventually the comparison of different arithmetic operators for cryptosystems based on elliptic curves (ECC). Provided solutions must be robust against some side-channel attacks, and efficient at a hardware level (execution speed and area). In the case of ECC, we want to protect the secret key, a large integer, used in the scalar multiplication. Our protection methods use representations of numbers, and behaviour of algorithms to make more difficult some attacks. For instance, we randomly change some representations of manipulated numbers while ensuring that computed values are correct. Redundant representations like signed-digit representation, the double- (DBNS) and multi-base number system (MBNS) have been studied. A proposed method provides an on-the-fly MBNS recoding which operates in parallel to curve-level operations and at very high speed. All recoding techniques have been theoretically validated, simulated extensively in software, and finally implemented in hardware (FPGA and ASIC). A side-channel attack called template attack is also carried out to evaluate the robustness of a cryptosystem using a redundant number representation. Eventually, a study is conducted at the hardware level to provide an ECC cryptosystem with a regular behaviour of computed operations during the scalar multiplication so as to protect against some side-channel attacks.

Le besoin croissant de réduction du volume, de la masse et de la consommation des dispositifs électroniques sans pertes deperformances concerne aussi les oscillateurs à quartz utilisés dans les applications métrologiques (bases de temps, capteurs),la téléphonie, la navigation... Dans le cadre de cette problématique, nous avons développé un ASIC (Application SpecificIntegrated Circuit) en technologie 0,35 μm SiGe BiCMOS (Austriamicrosystems®) fonctionnant sous 3,3 V (±10%) pourréaliser un oscillateur à quartz miniature opérationnel sur une gamme en fréquence allant de 10 MHz à 100 MHz. Ce circuitdont la surface ne dépasse pas les 4 mm2 est composé de diverses cellules RF, depuis le système d’entretien de type Colpitts,la mise en forme et jusqu’à l’adaptation du signal à sa charge d’utilisation (50 W ou HCMOS). Ces cellules sont toutespolarisées par une référence de tension interne de type bandgap CMOS. La consommation totale du circuit en charge resteinférieure à 100 mW pour un bruit blanc de phase visé de −150 dBc/Hz à 40 MHz. Pour minimiser la sensibilité thermiquedu résonateur et ainsi pouvoir s’orienter également vers des applications OCXO (Oven Controlled Crystal Oscillator),nous avons partiellement intégré une régulation de température dans notre ASIC. Cette régulation fortement dépendante del’architecture thermo-mécanique a été dimensionnée puis validée au travers de modélisations par analogie sous Spectre®.Notre électronique intégrée nécessite peu de composants externes et nous l’avons reportée par flip chip sur une interfacespécifique pour / The increasing demand for high-performance devices featuring compact, lighter-weight designs with low-power consumptionalso impacts quartz crystal oscillators used in metrological applications (time bases, sensors), telephony or navigation. Inthis context, we have developed an ASIC (Application Specific Integrated Circuit) in 0.35 μm SiGe BiCMOS technology(Austriamicrosystems®) supplied by 3.3 V (±10%) to realize a miniaturized quartz crystal oscillator operating in the 10 MHzto 100 MHz frequency range. The fabricated die hosts several RF cells in a 4 mm2 area, including a sustaining amplifier(Colpitts topology), a signal shaping circuit and an output buffer dedicated to a specific load (50 W or HCMOS). These cellsare biased by a fully integrated CMOS bandgap voltage reference. The die power consumption remains lower than 100 mWfor a targeted phase noise floor as low as −150 dBc/Hz at a 40 MHz carrier frequency. A thermal control loop has in additionbeen partially integrated to the ASIC, in order to reduce the quartz resonator thermal sensitivity as well as to extend thepotential application field of the developed die to oven applications (OCXO). The thermal control, that is strongly dependanton the mechanical design, has been designed and tested by using electrical analogy modeling on Spectre® simulator. Finallyour integrated circuit has been connected to a specific substrate using flip chip technology to realize a miniaturized quartzcrystal oscillator packaged on a TO-8 enclosure (Ø15.2 mm).

La sécurité et la cryptographie sont des éléments clés pour les dispositifs soumis à des contraintes comme l’IOT, Carte à Puce, Systèm Embarqué, etc. Leur implémentation matérielle constitue un défi en termes de limitation en ressources physiques, vitesse de fonctionnement, capacité de mémoire, etc. Dans ce contexte, comme la plupart des protocoles s’appuient sur la sécurité d’un bon générateur de nombres aléatoires, considéré comme un élément indispensable dans le noyau de sécurité. Par conséquent, le présent travail propose des nouveaux générateurs pseudo-aléatoires basés sur des itérations chaotiques, et conçus pour être déployés sur des supports matériels, à savoir sur du FPGA ou du ASIC. Ces implémentations matérielles peuvent être décrites comme des post-traitements sur des générateurs existants. Elles transforment donc une suite de nombres non-uniformes en une autre suite de nombres uniformes. La dépendance entre l’entrée et la sortie a été prouvée chaotique selon les définitions mathématiques du chaos fournies notamment par Devaney et Li-Yorke. Suite à cela, nous effectuant tout d’abord un état de l’art complet sur les mises en œuvre matérielles et physiques des générateurs de nombres pseudo-aléatoires (PRNG, pour pseudorandom number generators). Nous proposons ensuite de nouveaux générateurs à base d’itérations chaotiques (IC) qui seront testés sur notre plate-forme matérielle. L’idée de départ était de partir du n-cube (ou, de manière équivalente, de la négation vectorielle dans les IC), puis d’enlever un cycle Hamiltonien suffisamment équilibré pour produire de nouvelles fonctions à itérer, à laquelle s’ajoute une permutation en sortie. Les méthodes préconisées pour trouver de bonnes fonctions serons détaillées, et le tout sera implanté sur notre plate-forme FPGA. Les générateurs obtenus disposent généralement d’un meilleur profil statistique que leur entrée, tout en fonctionnant à une grande vitesse. Finalement, nous les implémenterons sur de nombreux supports matériels (65-nm ASIC circuit and Zynq FPGA platform). / Security and cryptography are key elements in constrained devices such as IoT, smart card, embedded system, etc. Their hardware implementations represent a challenge in terms of limitations in physical resources, operating speed, memory capacity, etc. In this context, as most protocols rely on the security of a good random number generator, considered an indispensable element in lightweight security core. Therefore, this work proposes new pseudo-random generators based on chaotic iterations, and designed to be deployed on hardware support, namely FPGA or ASIC. These hardware implementations can be described as post-processing on existing generators. They transform a sequence of numbers not uniform into another sequence of numbers uniform. The dependency between input and output has been proven chaotic, according notably to the mathematical definitions of chaos provided by Devaney and Li-Yorke. Following that, we firstly elaborate or develop out a complete state of the art of the material and physical implementations of pseudo-random number generators (PRNG, for pseudorandom number generators). We then propose new generators based on chaotic iterations (IC) which will be tested on our hardware platform. The initial idea was to start from the n-cube (or, in an equivalent way, the vectorial negation in CIs), then remove a Hamiltonian cycle balanced enough to produce new functions to be iterated, for which is added permutation on output . The methods recommended to find good functions, will be detailed, and the whole will be implemented on our FPGA platform. The resulting generators generally have a better statistical profiles than its inputs, while operating at a high speed. Finally, we will implement them on many hardware support (65-nm ASIC circuit and Zynq FPGA platform).

Les composants électroniques utilisés pour des applications spatiales sont soumis à des rayonnements susceptibles de les rendre inopérants. Pour se prémunir de tels effets, leur sensibilité est testée au sol dans des accélérateurs de particules, onéreux et complexes à mettre en œuvre. Ce travail de thèse porte sur l’utilisation d’impulsions laser pour reproduire sous certaines conditions les effets des ions lourds. Le déclenchement de phénomènes parfois destructifs sur plusieurs types de composants de niveaux d’intégration différents a été obtenu sur le banc laser développé pendant cette thèse. Cela ouvre la voix à l’utilisation du laser comme outil de diagnostic en tirant partie de ses avantages en termes d’accessibilité, de coûts et de compréhension fine des effets. / Electronic components used for space applications may exhibit failures under radiation. To prevent uch effects, the radiation sensitivity is evaluated using particle accelerators. Since those facilities are nly few around the world and expensive, complementary tests are needed to analyse radiation ensitivity. This work contributes to the use of laser pulses to reproduce under given conditions the ffects of heavy ions. Using the laser set-up developed during this thesis, single events which may be estructive were triggered on several types of electronic components. This paves the way to the use of aser as a diagnostic tool, given its advantages in terms of accessibility, costs and detailed analysis

Dû à la complexité des algorithmes de traitement d’images récents et dans le but d'accélérer la procédure de la conception des MPSoCs, méthodologies de prototypage rapide sont nécessaires pour fournir différents choix pour le programmeur de générer des programmes parallèles efficaces. Ce manuscrit présente les travaux menés pour proposer une méthodologie de prototypage rapide permettant la conception des architectures MPSOC ainsi que la génération automatique de système matériel / logiciel dédié un circuit reprogrammable (FPGA). Pour faciliter la programmation parallèle, l'approche MPSoC proposée est basée sur l’utilisation de Framework « CubeGen » qui permet la génération des différentes solutions envisageables pour réaliser des prototypes dans le domaine du traitement d’image. Ce document décrit une méthode basée sur le concept des squelettes générés en fonction des caractéristiques d'application afin d'exploiter tous les types de parallélisme des algorithmes réels. Un ensemble d’expérimentations utilisant des algorithmes courants permet d’évaluer les performances du flot de conception proposé équivalente à une architecture basé des processeurs hardcore et les solutions traditionnels basé sur cibles ASIC. / Due to the complexity of image processing algorithms and the restrictions imposed by MPSoC designs to reach their full potentials, automatic design methodologies are needed to provide guidance for the programmer to generate efficient parallel programs. In this dissertation, we present a MPSoC-based design methodology solution supporting automatic design space exploration, automatic performance evaluation, as well as automatic hardware/software system generation. To facilitate the parallel programming, the presented MPSoC approach is based on a CubeGen framework that permits the expression of different scenarios for architecture and algorithmic design exploring to reach the desired level of performance, resulting in short time development. The generated design could be implemented in a FPGA technology with an expected improvement in application performance and power consumption. Starting from the application, we have evolved our effective methodology to provide several parameterizable algorithmic skeletons in the face of varying application characteristics to exploit all types of parallelism of the real algorithms. Implementing such applications on our parallel embedded system shows that our advanced methods achieve increased efficiency with respect to the computational and communication requirements. The experimental results demonstrate that the designed multiprocessing architecture can be programmed efficiently and also can have an equivalent performance to a more powerful designs based hard-core processors and better than traditional ASIC solutions which are too slow and too expensive.

L’amortissement de vibrations mécaniques trouve de nombreuses applications dans le domaine du contrôle acoustique ou de la réduction de contraintes dans l’industrie (machine outil), le génie civil (structure autoportée), ou encore l’aéronautique (réduction de contrainte lors des manoeuvres). Les recherches actuelles tendent principalement vers des méthodes utilisant des matériaux piézoélectriques collés à la surface des structures à traiter. Une technique prometteuse, développée au LGEF à l’INSA de Lyon, est l’amortissement de vibration d’une structure mécanique par méthode SSDI (pour Synchronized Switch Damping on an Inductor). Cette technique d’amortissement semi-active exploite un procédé non-linéaire de traitement de la tension aux bornes d’un élément piézoélectrique, capteur et actionneur à la fois. L’objectif de ce travail est de réaliser l’intégration de l’électronique de traitement de la tension aux bornes des éléments piézoélectriques en technologie microélectronique, afin de pouvoir l’embarquer sur le patch piézoélectrique à terme. Une analyse des techniques d’amortissement publiées permet d’y situer ce travail et de définir les points clés de la technique SSDI. Au deuxième chapitre, un certain nombre de modèles sont développés pour comparer et guider les choix de conception, et pour aboutir à des arbitrages architecturaux. Le troisième chapitre développe la conception d’un ASIC dans une technologie avec option haute tension, comprenant une fonction haute-tension de traitement du signal piézoélectrique et une chaine basse-tension d’analyse, de décision et de commande. La première réalise l’inversion de la tension piézoélectrique à l’aide d’un circuit RLC passif de conversion de l’énergie. La seconde s’attache à la détection des extremums de manière à optimiser l’amortissement. Un diviseur de tension auto-adaptatif avec protection contre les surtensions ainsi qu’un détecteur de pic de tension permettent de réaliser cette opération. Ces fonctions sont caractérisées en simulations et mesures. Le fonctionnement de l’ASIC est ensuite testé sur une structure mécanique, et les performances sont décrites et interprétées au chapitre 4. Le comportement multi-mode et la grande dynamique des signaux mécaniques traités sont des avancées par rapport à la bibliographie. / Mechanical vibration damping has many applications in industry (machine tools), civil engineering (bridge construction), or aeronautics (stress during maneuvers). Current research tends mainly to use piezoelectric materials based methods. A promising technique from the LGEF of INSA Lyon is the vibration damping of mechanical structure by so-called SSDI method (for Synchronized Switch Damping on an Inductor). This semi-active damping technique uses a non-linear process to invert the voltage across a piezoelectric element. The element is used as sensor and actuator at a time. The aim of this work is to achieve an integration of the electronic process with the SSDI voltage inversion in a microelectronic technology. It has ultimately to embed the electronic controller on the piezoelectric patch. The analysis of published damping techniques can situate this work and identify key points of the SSDI technique. In the second chapter, several models are developed to compare and decide of the best architectural design choice. The third chapter presents an ASIC design in a technology with high voltage option. The ASIC consists of a high-voltage piezoelectric signal processing part and a low-voltage control part. The first function performs piezoelectric voltage reversing by mean of a passive RLC energy conversion circuit. The second function focuses on the extremum voltage detection circuit in order to optimize damping efficiency. A self-tuning voltage divider with over-voltage protection and a peak voltage detector can perform this operation. These functions are characterized by simulations and measurements. The ASIC operation is then tested with mechanical structures, and damping performances are described and interpreted in Chapter 4. The multimodal behavior and the mechanical signals high-dynamic are new contribution as regard in the bibliography.

Cette thèse est la R&D de l’électronique de front-end destinée à la camera de deuxième génération du télescope de grande taille LST de projet CTA, étant basée sur les détecteurs de type SiPM. Cette étude rassemble des équipes du LAPP, de l’université de Padoue, de l’INFN et du MPI de Munich. La première partie de cette thèse porte sur les tests de caractérisations d’une matrice de 16 SiPMs fabriquée par Hamamatsu. Les résultats de ces tests ont souligné les avantages qui pourraient être apportés par l’utilisation de tels détecteurs. Un cahier des charges pour l’électronique a été défini à l’issue de ces tests. Notamment, une nécessité de corriger la dispersion en gain entre les 16 pixels qui a été trouvée d’environ 10%. La seconde partie est la conception d’un circuit intégré (ASIC) qui pourrait lire les signaux des pixels -SiPM avec la moindre perturbation possible de fonctionnement du détecteur. Cet ASIC inclut des fonctions de contrôle (slow control) qui permettent l’ajustement de gain des pixels, l’amélioration de l’uniformité de gain et la possibilité de supprimer les canaux bruyants ou encore même le contournement du processus de contrôle de gain. Ces fonctionnalités peuvent unifier le gain de 16 canaux. Les sorties des 16 canaux seront sommées pour en faire deux signaux seulement à la sortie de l’ASIC. Ces deux signaux, un sur le haut gain et l’autre sur le bas gain seront fournis au système d’acquisition qui suivra l’ASIC. Une fonction de déclenchement génèrera un signal de trigger qui sera ainsi transmis au système d’acquisition. Cet ASIC a été réalisée avec la technologie AMS 0.35um BiCMOS. Les simulations ont montré une gamme dynamique linéairement couverte jusqu’à 2000 photoélectrons et la possibilité de mesurer le photoélectron unique grâce au bon rapport signal sur bruit électronique. Les tests au laboratoire confirment une grande partie de ces résultats. / This thesis is the R&D on front-end electronics for a second generation camera based on the SiPM detectors for the Large Size Telescope (LST) of the CTA project. It is a part of the SiPM collaboration involving the LAPP, the University of Padua, the INFN and the MPI in Munich. The first part of the thesis is the characterization of an array of 16 SiPMs from Hamamatsu. The study proves the advantages of using such detectors in the LST. It defines the specifications of the readout electronics that are the aim of this work. Especially that it should ameliorate the gain dispersion of the 16 pixels that was found of about 10%. The second part is the design of the readout ASIC. The scheme tends to measure the SiPMs’ signals with minimum disturbance of the detector. It integrates slow control facilities that adjust the detector’s gain, minimize the dispersion in gain and provide the possibility of deleting noisy channels or even completely jumping over the control process. These facilities could perfectly get rid of the gain dispersion. Outputs of the 16 pixels will be summed on both high gain and low gain so that only two signals are delivered to the acquisition system that follows. A trigger function will also generate a trigger signal to the acquisition system. The choice was made to realize this ASIC according to the rules of the AMS 0.35um BiCMOS technology. Simulation shows a linearly-covered dynamic range up to 2000 photoelectrons with good signal to noise ratio that allows the measurement of the single photoelectron. Laboratory tests confirm a great part of these results.

Les travaux présentés lors de cette thèse s’inscrivent dans le cadre des réseaux de microsystèmes communicants dont les réseaux de capteurs sont l’exemple le plus connu. La problématique adressée est la conception d’une interface radio communicante répondant aux besoins spécifiques des microsystèmes communicants : simplicité, faible coût, faible consommation, faible encombrement, haut débit et reconfigurabilité. Les technologies actuelles sans fil comme le WiFi, le Bluetooth, et Zigbee ne sont pas en mesure de répondre à ces contraintes spécifiques. L’étude se focalise sur la technologie IR-UWB (Impulse Radio Ultra-WideBand). Dans un premier temps, une étude conjointe sur la capacité du canal et l’implémentation matérielle est menée pour déterminer l’architecture optimale des émetteurs-récepteurs en IR-UWB. Cette étude propose l’utilisation d’une architecture multi bandes IR-UWB (MB-IR-UWB) à implémentation mixte à 60 GHz avec des antennes directives. Cette solution est optimisée sur les critères de débit et puissance consommée. Afin de supporter l’ensemble des besoins des applications des réseaux de microsystèmes communicants et l’évolution de l’environnement d’opération, la reconfigurabilité doit être implémentée dans les émetteur-récepteurs proposés. Ces travaux présentent une proposition de reconfigurabilité par paramètres, qui permet de supporter la plus grande gamme de reconfigurabilités multi propriétés (débit, taux d’erreur, portée, puissance consommée, …) de l’état de l’art. Enfin, pour valider par la mesure les travaux sur la reconfigurabilité et sur les architectures d’émetteur-récepteurs IR-UWB, des implémentations FPGA et ASIC sont réalisées. Un nouveau procédé de synchronisation et démodulation conjointe reconfigurable est proposé dans le récepteur IR-UWB BPSK S-Rake. Les mesures montrent que le circuit de traitement proposé améliore les performances en synchronisation, démodulation, efficacité, débit du réseau, consommation et complexité du circuit. L’émetteur-récepteur IR-UWB reconfigurable proposé atteint un débit et une gamme de reconfigurabilité supérieure à l’état de l’art. / The research work presented in this thesis is situated in the framework of wireless sensor networks (WSNs). The issue addressed is the design of a radio interface answering the specific needs of WSNs: simplicity, low cost, low power, small size, high data rate and reconfigurability. Current wireless technologies like WiFi, Bluetooth, and Zigbee are not able to respond to these requirements. Thus this study focuses on Impulse Radio Ultra-WideBand (IR-UWB) technology. At first, a joint study of the channel capacity and the hardware implementation is carried out to determine the optimal architecture of IR-UWB transceivers. This study proposes an architecture using multi-band IR-UWB (MB-UWB-IR) with a mixed implementation at 60 GHz with directional antennas. This solution is optimized according to the criteria of data rate and power consumption. To support the all the needs of WSN applications and to adapt to the evolution of the WSN’s environment, reconfigurability must be implemented in the proposed IR-UWB transceiver. This thesis presents a new solution: the reconfigurability by parameters. It supports the widest range of multi-property reconfigurability (with respect to data rate, bit error rate, radio range, power consumption, ...) of the state of the art. Finally, to validate these techniques by measurements, FPGA and ASIC implementations are realized by using the reconfigurability and the IR-UWB transceiver architecture proposed. A new method for joint synchronization and demodulation is proposed for a reconfigurable IR-UWB BPSK S-Rake receiver. The measurements show that the proposed technique improves the circuit performance: synchronization, demodulation, efficiency, network throughput, power consumption and complexity of the circuit. The proposed IR-UWB reconfigurable transceiver achieves a data rate and a wider range of reconfigurability compared to the state of the art

Le domaine de la conversion d’énergie requiert, la plupart du temps, la mise en œuvre d’études spécifiques et coûteuses pour répondre, avec les meilleures performances possibles (rendement, compacité, CEM), aux diverses applications. Afin de proposer une solution générique et évolutive, nous nous sommes intéressés à l’utilisation d’un réseau de micro-convertisseurs optimisés, de faible puissance, que l’on peut associer en série et/ou en parallèle, pour couvrir un large domaine d’applications. Dans ces conditions, un effort unique de réflexion est à porter sur le dimensionnement d’un micro-convertisseur optimisé qui joue le rôle de cellule élémentaire ou de brique de base pour l’établissement du réseau complet. Cependant, cela suppose de mettre en œuvre également une méthode de contrôle adaptée au grand nombre de micro-convertisseurs ainsi qu’une technique de communication entre tous les micro-convertisseurs, pour assurer un bon équilibrage de la puissance. L'objectif principal de cette thèse est de fournir une solution intégrée pour le contrôle à la fois des cellules de commutation internes du micro-convertisseur et du réseau lui-même. Pour y parvenir, une solution modulaire de contrôle entièrement décentralisé est proposée. Trois étapes essentielles sont alors étudiées : la génération des porteuses entrelacées, l’équilibrage des courants de phase et la régulation des grandeurs de sortie courant et/ou tension. Ces trois étapes sont abordées de manière à proposer une solution entièrement décentralisée. Plusieurs cartes de test ont été réalisées pour valider chaque fonction indépendamment. Un circuit intégré (démonstrateur), implémentant l’ensemble des fonctions nécessaires au contrôle d’un micro-convertisseur 5V-2A-1MHz, a également été conçu et testé. Les résultats expérimentaux montrent clairement la validité des solutions proposées, ce qui ouvre la voie vers un contrôle mieux adapté aux nouveaux types d’architectures multi-phasées et distribuées en réseau. / The field of energy conversion requires, in most cases, the implementation of specific and expensive studies in order to answer to various applications with the best performances of efficiency, compactness, and EMC for example. To propose a generic and scalable solution, we are interested in the use of a network of optimized micro-converters, low power, which can be combined in series and/or in parallel, to cover a wide range of applications. Under these conditions, one single effort is to focus on the design of an optimized micro-converter which plays the role of individual cell or brick base for the establishment of the complete network. However, this means also to implement a control method adapted to many micro-converters and a communication method between all micro-converters, to ensure a good balance of power. The main objective of this thesis is to provide an integrated solution for controlling both internal commutation cells of each micro-converter and the all network itself. To achieve this, a modular and fully decentralized control solution is proposed. Three essential steps are studied: the generation of interleaved carriers, the phase currents balancing and the output variables regulation (current and / or voltage). These three steps are discussed in order to propose a fully decentralized solution. Several test cards were realized to validate each function independently. An integrated circuit (demonstrator), implementing all the necessary control functions for a 5V-2A-1MHz micro-converter has also been designed and tested. The experimental results clearly demonstrate the validity of the proposed solutions, which opens the way to a control much more adapted to these new architectures of multi-phase conversion and distributed network.

[pt] O principal objetivo desta dissertação consiste na geração de novas funcionalidades inteligentes em redes ópticas associadas aos protocolos IP e Gigabit Ethernet, através da utilização de circuitos integrados programáveis operando na taxa do Gigabit. A padronização Ethernet é apresentada através das camadas PHY e MAC, destacando suas funções, interfaces e os tipos de chips disponíveis no mercado. A camada PHY do padrão Ethernet para meios ópticos é detalhada. Algumas tecnologias de chips são discutidas, entre elas o crescimento dedicado, os ASICs, as NPUs e as tecnologias programáveis: FPGAs e CPLDs. O conceito de inteligência óptica e o perfil de camadas equivalentes associados a este conceito são introduzidos. Um novo elemento de rede dedicado à inserção de sinalização na camada óptica é apresentado, destacando-se sua estrutura, sua realização, seu detalhamento para utilização em redes. Diversas montagens experimentais com o elemento desenvolvido são utilizadas para demonstrar as características do sistema, entre elas a eficiência da utilização da tecnologia de FPGAs e a transparência da inteligência na camada óptica para o padrão Ethernet. / [en] The main objective of this work is the generation of new functionalities in optical networks, associated to the Ethernet and IP protocols, by the use of programmable integrated circuits operating in Gigabit rates. The Ethernet standard is presented through its PHY and MAC layers, highlighting its functions, interfaces and the types of commercially available ICs. The Ethernet standard PHY layer for optical media is described. Some IC technologies are discussed, such as dedicated growth, ASICs, NPUs and the programmable technologies: FPGAs e CPLDs. The concept of built-in optical intelligence and a new layers model associated to it are presented. A new network element, dedicated to the insertion of signaling in the optical layer is also presented, and special attention is dedicated to its structure, to its implementation and to the aspects of its use in networks. Several experimental setups using the developed element are shown, demonstrating the characteristics of the system, particularly the efficiency obtained by the use of FPGA technology and the transparency of the optical intelligence with respect to the Ethernet standard.