Avec les réductions d'échelle, les circuits électroniques deviennent de plus en plus petits, plus performants, consommant moins de puissance, mais aussi moins fiables. En effet, la fiabilité s'est récemment érigée en défi majeur dans l'industrie micro-électronique, devenant un critère de conception important, au même titre que la surface, la consommation de puissance et la vitesse. Par exemple, les défauts physiques dus aux imperfections dans le procédé de fabrication ont été observés plus fréquemment, affectant ainsi le rendement des circuits. Par ailleurs, les circuits nano-métriques deviennent pendant leur durée de vie plus vulnérables aux rayonnements ionisants, ce qui cause des fautes transitoires. Les défauts de fabrication, aussi bien que les fautes transitoires, diminuent la fiabilité des circuits intégrés. En avançant dans les nœuds technologiques, les circuits logiques programmables de type FPGA sont les premiers à entrer sur le marché, grâce à leur faible coût de développement et leur flexibilité qui leur permet d'être utilisés pour n'importe quelle application. Les FPGA possèdent des caractéristiques attrayantes, notamment pour les applications spatiales et aéronautiques, où la reconfigurabilité, les hautes performances et la faible consommation de puissance peuvent être exploitées pour développer des systèmes innovants. Néanmoins, les missions ont lieu dans un environnement rude, riche en radiations pouvant produire des erreurs soft dans les circuits électroniques. Ceci montre l'importance de la fiabilité des FPGA en tant que critère de conception dans les applications critiques. La plupart des FPGA commerciaux ont une architecture matricielle et leurs blocs logiques sont regroupés en clusters. Ainsi, cette thèse s'intéresse à la tolérance aux fautes des blocs de base ( blocs logiques élémentaires (BLE) et boîtes d'interconnexion ) dans un FPGA de type « matrice de clusters ». Dans le but d'améliorer la fiabilité de ces blocs, il est impératif de pouvoir d'abord l'évaluer, pour ensuite sélectionner la bonne technique de durcissement selon le budget mis à disposition. C'est bien le plan principal de cette thèse. Elle a essentiellement deux objectifs : (a) analyser la tolérance aux fautes des blocs de base dans un FPGA de type « matrice de clusters », et identifier les composants les plus vulnérables. (b) proposer des méthodes de durcissement à différents niveaux de granularité, en fonction du budget de durcissement. En ce qui concerne le premier objectif, une méthodologie pour évaluer la fiabilité du cluster a été proposée. Cette méthodologie emploie une méthode analytique déjà existante pour évaluer la fiabilité des circuits logiques combinatoires. La même méthode est utilisée pour identifier les blocs les plus éligibles au durcissement. Quant au deuxième objectif, des techniques de durcissement ont été proposées aux niveaux multiplexeur et transistor. Au niveau multiplexeur, deux solutions de durcissement ont été présentées. La première solution a recours à la redondance spatiale et concerne la structure du bloc logique. Une nouvelle architecture de BLE baptisée « Butterfly » est introduite. Elle a été comparée avec d'autres architectures de BLE en termes de fiabilité et de surcoût. La deuxième solution de durcissement est une technique dite « sans redondance ». Elle est basée sur une synthèse intelligente qui consiste à chercher la structure la plus fiable parmi toutes celles proposées dans la librairie du fondeur, avant d'utiliser directement de la redondance. Ensuite, au niveau transistor, de nouvelles architectures de multiplexeur, à sortie unique ou différentielles, ont été proposées. Elles ont été comparées à d'autres assemblages différents de transistors, selon des métriques de conception appropriées. / As feature sizes scale down to nano-design level, electronic devices have become smaller, more performant, less power-onsuming, but also less reliable. Indeed, reliability has arisen as a serious challenge in nowadays’ microelectronics industry and as an important design criterion, along with area, performance and power consumption. For instance, physical defects due to imperfections in the manufacturing process have been observed more frequently, impacting the yield. Besides, nanometric circuits have become more vulnerable during their lifetime to ionizing radiation which causes transient faults. Both manufacturing defects and transient faults contribute to decreasing reliability of integrated circuits. When moving to a new technology node, Field Programmable Gate Arrays (FPGAs) are the first coming into the market, thanks to their low development and Non-Recurring Engineering (NRE) costs and their flexibility to be used for any application. FPGAs have especially attractive characteristics for space and avionic applications, where reconfigurability, high performance and low-power consumption can be fruitfully used to develop innovative systems. However, missions take place in a harsh environment, rich in radiation, which can induce soft errors within electronic devices. This shows the importance of FPGA reliability as a design criterion in safety and critical applications. Most of commercial FPGAs have a mesh architecture and their logic blocks are gathered into clusters. Therefore, this thesis deals with the fault tolerance of basic blocks (clusters and switch boxes) in a mesh of clusters FPGA. These blocks are mainly made up of multiplexers. In order to improve their reliability, it is imperative to be able to assess it first, then select the proper hardening approach according to the available budget. So, this is the main outline in which this thesis is conceived. Its goals are twofold: (a) analyze the fault tolerance of the basic blocks in a mesh of clusters FPGA, and point out the most vulnerable components (b) propose hardening schemes at different granularity levels, depending on the hardening budget. As far as the first goal is concerned, a methodology to evaluate the reliability of the cluster is proposed. This methodology uses an existent analytical method for reliability computation of combinational circuits. The same method is employed to identify the worthiest components to be hardened. Regarding the second goal, hardening techniques are proposed at both multiplexer and transistor levels. At multiplexer level, two hardening solutions are presented. The first solution resorts to spacial redundancy and concerns the logic block structure. A novel Configurable Logic Block (CLB) architecture baptized Butterfly is introduced. It is compared with other hardened CLB architectures in terms of reliability and cost penalties. The second hardening solution is a redundanceless scheme. It is based on a “smart” synthesis that consists in seeking the most reliable design in a given founder library, instead of directly using a redundant solution. Then, at transistor level, new single-ended and dual-rail multiplexer architectures are proposed. They are compared to different other transistor structures, according to suitable design metrics.

Etude des spécifications du manuel utilisateur pour aboutir à la réalisation du circuit. Chaque instruction a été décomposée en un algorithme d'interprétation, en se basant sur une structure à 2 bus et une horloge à deux phases; l'objectif étant d'aboutir à une architecture régulière de la partie opérative («bit-Slice»)

Pour le développement des convertisseurs d’électronique de puissance, la simulation en temps réel joue un rôle essentiel dans la validation des performances des convertisseurs et de leur contrôle avant leur réalisation. Cela permet de simuler et reproduire avec précision les formes d’ondes des courants et tensions des convertisseurs de puissance modélisés avec un pas de temps de simulation correspondant exactement au temps physique. Les circuits d’électronique de puissance sont caractérisés par le comportement non linéaire des interrupteurs. Par conséquent, les représentations des dispositifs de commutation sont cruciales dans la simulation en temps réel. Le modèle au niveau système est largement utilisé dans les simulateurs temps réel du commerce et les plates-formes expérimentales, qui modélisent les comportements des interrupteurspar deux états stationnaires distincts - passant et bloqué - et négligent tous les phénomènes transitoires. Ces dernières années, la simulation temps réel au niveau du composant est devenue populaire car elle permet de simuler les formes d'onde de commutation transitoires et de fournir des informations utiles concernant les contraintes sur les interrupteurs , les pertes, les effets parasites et les comportements électrothermiques. Néanmoins, la simulation temps réel au niveau du composant est contrainte par le pas de temps transitoire réalisable en raison des quantités de calcul accrues introduites par la non-linéarité du modèle de commutation.Afin d'intégrer le modèle au niveau du composant dans la simulation en temps réel, cette thèse porte sur l'exploration approfondie des techniques de modélisation et de simulation en temps réel au niveau composantdes convertisseurs d’électronique de puissance. Les techniques de simulation en temps réel les plus récentes sont d’abord examinées de manière exhaustive, tant au niveau du système que du composant. En outre, deux approches de modélisation au niveau du composant sont proposées, à savoir le modèle haute résolution quasi-transitoire (HRQT) et le modèle transitoire linéaire par morceaux (PLT). Dans le modèle HRQT, le modèle de réseau est implémenté par une simulation au niveau système tout en générant les formes d'onde de commutation transitoires avec une résolution de 5 ns, ce qui permet de simuler le convertisseur de puissance avec des transitoires rapides jusqu'à des dizaines de nanosecondes. Compte tenu des effets des transitoires sur l’ensemble du réseau, les modèles non linéaires des IGBT et diodes sont linéarisés par morceaux dans le modèle PLT. À l'aide de techniques efficaces de découplage de circuits, le modèle du convertisseur de puissance au niveau composant peut être simulé de manière stable avec un pas de temps de simulation global de 50 ns. Les deux modèles proposés sont testés et validés via différents cas sur une plate-forme temps réel de National Instruments basée sur un FPGA, comprenant un convertisseur boost boosté entrelacé (FIBC) pour le modèle HRQT, un convertisseur DC-DC-AC pour le modèle PLT et un convertisseur modulaire à plusieurs niveaux (MMC) pour les deux. Des résultats précis sont produits par rapport aux outils de simulation hors ligne. L'efficacité et les valeurs d'application sont également vérifiées par les résultats d’essais en temps réel. / In the development cycles of the power electronics converters, the real-time simulation plays an essential role in validating the converters’ and the controllers’ performances before their implementations on real systems. It can simulate and reproduce the current and voltage waveforms of the modeled power electronics converters accurately with a simulation time-step exactly corresponding to the physical time. The power electronics circuits are characterized by nonlinear switching behaviors. Therefore, the representations of switching devices are crucial in real-time simulation. The system-level model is widely used in both commercial real-time simulators and the experimentally built real-time platforms, which models the switching behaviors by two separate steady states – turn-on and turn-off, and neglects all the switching transients. In recent years, the device-level real-time simulation has become popular since it can simulate the transient switching waveforms and provide useful information with regard to the device stresses, the power losses, the parasitic effects, and electro-thermal behaviors. Nevertheless, the device-level real-time simulation is constrained by the achievable transient time-step due to the increased computational amounts introduced by the nonlinearity of the switch model.In order to integrate the device-level model in the real-time simulation, in this thesis, the device-level real-time modeling and simulation techniques of the power electronics converters are deeply explored. The state-of-art real-time simulation techniques are firstly reviewed comprehensively with regard to both system-level and device-level. Moreover, two device-level modeling approaches are proposed, including high- resolution quasi-transient model (HRQT) and the piecewise linear transient (PLT) model. In HRQT model, the network model can be implemented by system-level simulation while generating the transient switching waveforms with a 5 ns resolution, which is good at simulating the power converter with fast switching transients down to tens of nanoseconds. Considering the effects of the transient behaviors on the entire network, the PLT model is proposed by piecewise linearizing the nonlinear IGBT and diode equivalent models. With the help of effective circuit decoupling techniques, the device-level power converter model can be simulated stably with a 50 ns global simulation time-step. The proposed two models are tested and validated via different case studies on National Instruments (NI) FPGA-based real-time platform, including floating interleaved boost converter (FIBC) for HRQT model, DC-DC-AC converter for PLT model, and modular multi-level converter (MMC) for the both. Accurate results are produced compared to offline simulation tools. The effectiveness and the application values are further verified by the results of the real-time experiments.

L’utilisation des alimentations à découpage (SMPSs : switched mode power supplies) est à présent largement répandue dans des systèmes embarqués en raison de leur rendement. Les exigences technologiques de ces systèmes nécessitent simultanément une très bonne régulation de tension et une forte compacité des composants. SEPIC (Single-Ended Primary Inductor Converter) est un convertisseur à découpage DC/DC qui possède plusieurs avantages par rapport à d’autres convertisseurs de structure classique. Du fait de son ordre élevé et de sa forte non linéarité, il reste encore peu exploité. L’objectif de ce travail est d’une part le développement des stratégies de commande performantes pour un convertisseur SEPIC et d’autre part l’implémentation efficace des algorithmes de commande développés pour des applications embarquées (FPGA, ASIC) où les contraintes de surface silicium et le facteur de réduction des pertes sont importantes. Pour ce faire, deux commandes non linéaires et deux observateurs augmentés (observateurs d’état et de charge) sont exploités : une commande et un observateur fondés sur le principe de mode de glissement, une commande prédictive et un observateur de Kalman étendu. L’implémentation des deux lois de commande et l’observateur de Kalman étendu sont implémentés sur FPGA. Une modulation de largeur d’impulsion (MLI) numérique à 11-bit de résolution a été développée en associant une technique de modulation Δ-Σ de 4-bit, un DCM (Digital Clock Management) segmenté et déphasé de 4-bit, et un compteur-comparateur de 3-bit. L’ensemble des approches proposées sont validées expérimentalement et constitue une bonne base pour l’intégration des convertisseurs à découpage dans les alimentations embarquées. / The use of SMPS (Switched mode power supply) in embedded systems is continuously increasing. The technological requirements of these systems include simultaneously a very good voltage regulation and a strong compactness of components. SEPIC ( Single-Ended Primary Inductor Converter) is a DC/DC switching converter which possesses several advantages with regard to the other classical converters. Due to the difficulty in control of its 4th-order and non linear property, it is still not well-exploited. The objective of this work is the development of successful strategies of control for a SEPIC converter on one hand and on the other hand the effective implementation of the control algorithm developed for embedded applications (FPGA, ASIC) where the constraints of Silicon surface and the loss reduction factor are important. To do it, two non linear controls and two observers of states and load have been studied: a control and an observer based on the principle of sliding mode, a deadbeat predictive control and an Extended Kalman observer. The implementation of both control laws and the Extended Kalman observer are implemented in FPGA. An 11-bit digital PWM has been developed by combining a 4-bit Δ-Σ modulation, a 4-bit segmented DCM (Digital Clock Management) phase-shift and a 3-bit counter-comparator. All the proposed approaches are experimentally validated and constitute a good base for the integration of embedded switching mode converters