Esta investigación se realizó en el Hospital Regional Lambayeque y propone un plan de mantenimiento basado en la confiabilidad para reducir costo del área electromecánica, Se realizó el diagnóstico del área, en donde se registró y codificaron 60 equipos, se realizó una auditoría de mantenimiento obteniendo 53,8%, es decir el desempeño del área se clasificó como nivel regular, resultó vital el reconocimiento de estos puntos débiles para poder repotenciar el trabajo del área, se reconoció el gasto total en mantenimientos que fue S/ 953 200.00; se realizó la medición actual de los indicadores de mantenimiento, al realizar el estudio de criticidad se encontraron a 19 activos críticos que se dieron prioridad, al mismo tiempo se utilizó la matriz AMEF, en donde se reconoció las fallas con alto NPR, en conjunto a las hojas de decisión permitieron establecer las actividades que se ejecutaran en un tiempo definido, de manera que se pueda reducir fallos, a fin de mejorar la disponibilidad de los activos, luego de elaborar la propuesta planteada basada en 8 fases se de los equipos críticos de 73% a 90%, se incrementó la confiabilidad de 83% a 94%, logró mejorar la disponibilidad además se logró prolongar el MTBF de 551 a 8837 horas, por último se realizó la evaluación económica del proyecto teniendo definido como inversión S/ 116 830,50; se obtuvo un VAN de S/ 124,306; un TIR de 40,4% y un beneficio de S/ 0.61 por cada sol invertido, lo que define como viable la propuesta. / This research was carried out at the Lambayeque Regional Hospital and proposes a maintenance plan based on reliability to reduce the cost of the electromechanical area. The area was diagnosed, where 60 pieces of equipment were produced and coded, a maintenance audit was carried out. obtaining 53.8%, that is, the performance of the area was classified as regular level, the recognition of these weak points was vital in order to repower the work of the area, the total expense in maintenance was recognized, which was S/ 953,200.00; the current measurement of the maintenance indicators was carried out, when carrying out the criticality study, 19 critical assets were found that were given priority, at the same time the AMEF matrix was extracted, where the failures with high NPR were recognized, together with the decision sheets allowed to establish the activities that will be executed in a defined time, so that failures can be reduced, in order to improve the availability of the assets, after elaborating the proposed proposal based on 8 phases of the critical equipment of 73% to 90%, reliability was increased from 83% to 94%, availability will improve, and MTBF will be improved from 551 to 8,837Bhours. Finally, the economic evaluation of the project was carried out, having defined S/116,830 as an investment. fifty; a NPV of S/ 124,306 was obtained; an IRR of 40.4% and a benefit of S/ 0.61 for each sol invested, which defines the proposal as viable.

[EN] From the first integrated circuit was developed to very large scale integration (VLSI) technology, the hardware of computer systems has had an immense evolution. Moore's Law, which predicts that the number of transistors that can be integrated on a chip doubles every year, has been accomplished for decades thanks to the aggressive reduction of transistors size. This has allowed increasing its frequency, achieving higher performance with lower consumption, but at the expense of a reliability penalty. The number of defects are raising due to variations in the increasingly complex manufacturing process. Intermittent faults, one of the fundamental issues affecting the reliability of current and future digital VLSI circuits technologies, are studied in this thesis. In the past, intermittent faults have been considered the prelude to permanent faults. Nowadays, the occurrence of intermittent faults caused by variations in the manufacturing process not affecting permanently has increased. Errors induced by intermittent and transient faults manifest similarly, although intermittent faults are usually grouped in bursts and they are activated repeatedly and non-deterministically in the same place. In addition, intermittent faults can be activated and deactivated by changes in temperature, voltage and frequency. In this thesis, the effects of intermittent faults in digital systems have been analyzed by using simulation-based fault injection. This methodology allows introducing faults in a controlled manner. After an extensive literature review to understand the physical mechanisms of intermittent faults, new intermittent fault models at gate and register transfer levels have been proposed. These new fault models have been used to analyze the effects of intermittent faults in different microprocessors models, as well as the influence of several parameters. To mitigate these effects, various fault tolerance techniques have been studied in this thesis, in order to determine whether they are suitable to tolerate intermittent faults. Results show that the error detection mechanisms work properly, but the error recovery mechanisms need to be improved. Error correction codes (ECC) is a well-known fault tolerance technique. This thesis proposes a new family of ECCs specially designed to tolerate faults when the fault rate is not equal in all bits in a word, such as in the presence of intermittent faults. As these faults may also present a fault rate variable along time, a fault tolerance mechanism whose behavior adapts to the temporal evolution of error conditions can use the new ECCs proposed. / [ES] Desde la invención del primer circuito integrado hasta la tecnología de muy alta escala de integración (VLSI), el hardware de los sistemas informáticos ha evolucionado enormemente. La Ley de Moore, que vaticina que el número de transistores que se pueden integrar en un chip se duplica cada año, se ha venido cumpliendo durante décadas gracias a la agresiva reducción del tamaño de los transistores. Esto ha permitido aumentar su frecuencia de trabajo, logrando mayores prestaciones con menor consumo, pero a costa de penalizar la confiabilidad, ya que aumentan los defectos producidos por variaciones en el cada vez más complejo proceso de fabricación. En la presente tesis se aborda el estudio de uno de los problemas fundamentales que afectan a la confiabilidad en las actuales y futuras tecnologías de circuitos integrados digitales VLSI: los fallos intermitentes. En el pasado, los fallos intermitentes se consideraban el preludio de fallos permanentes. En la actualidad, ha aumentado la aparición de fallos intermitentes provocados por variaciones en el proceso de fabricación que no afectan permanentemente. Los errores inducidos por fallos intermitentes se manifiestan de forma similar a los provocados por fallos transitorios, salvo que los fallos intermitentes suelen agruparse en ráfagas y se activan repetitivamente y de forma no determinista en el mismo lugar. Además, los fallos intermitentes se pueden activar y desactivar por cambios de temperatura, tensión y frecuencia. En esta tesis se han analizado los efectos de los fallos intermitentes en sistemas digitales utilizando inyección de fallos basada en simulación, que permite introducir fallos en el sistema de forma controlada. Tras un amplio estudio bibliográfico para entender los mecanismos físicos de los fallos intermitentes, se han propuesto nuevos modelos de fallo en los niveles de puerta lógica y de transferencia de registros, que se han utilizado para analizar los efectos de los fallos intermitentes y la influencia de diversos factores. Para mitigar esos efectos, en esta tesis se han estudiado distintas técnicas de tolerancia a fallos, con el objetivo de determinar si son adecuadas para tolerar fallos intermitentes, ya que las técnicas existentes están generalmente diseñadas para tolerar fallos transitorios o permanentes. Los resultados muestran que los mecanismos de detección funcionan adecuadamente, pero hay que mejorar los de recuperación. Una técnica de tolerancia a fallos existente son los códigos correctores de errores (ECC). Esta tesis propone nuevos ECC diseñados para tolerar fallos cuando su tasa no es la misma en todos los bits de una palabra, como en el caso de los fallos intermitentes. Éstos, además, pueden presentar una tasa de fallo variable en el tiempo, por lo que sería necesario un mecanismo de tolerancia a fallos cuyo comportamiento se adapte a la evolución temporal de las condiciones de error, y que utilice los nuevos ECC propuestos. / [CA] Des de la invenció del primer circuit integrat fins a la tecnologia de molt alta escala d'integració (VLSI), el maquinari dels sistemes informàtics ha evolucionat enormement. La Llei de Moore, que vaticina que el nombre de transistors que es poden integrar en un xip es duplica cada any, s'ha vingut complint durant dècades gràcies a l'agressiva reducció de la mida dels transistors. Això ha permès augmentar la seua freqüència de treball, aconseguint majors prestacions amb menor consum, però a costa de penalitzar la fiabilitat, ja que augmenten els defectes produïts per variacions en el cada vegada més complex procés de fabricació. En la present tesi s'aborda l'estudi d'un dels problemes fonamentals que afecten la fiabilitat en les actuals i futures tecnologies de circuits integrats digitals VLSI: les fallades intermitents. En el passat, les fallades intermitents es consideraven el preludi de fallades permanents. En l'actualitat, ha augmentat l'aparició de fallades intermitents provocades per variacions en el procés de fabricació que no afecten permanentment. Els errors induïts per fallades intermitents es manifesten de forma similar als provocats per fallades transitòries, llevat que les fallades intermitents solen agrupar-se en ràfegues i s'activen repetidament i de forma no determinista en el mateix lloc. A més, les fallades intermitents es poden activar i desactivar per canvis de temperatura, tensió i freqüència. En aquesta tesi s'han analitzat els efectes de les fallades intermitents en sistemes digitals utilitzant injecció de fallades basada en simulació, que permet introduir errors en el sistema de forma controlada. Després d'un ampli estudi bibliogràfic per entendre els mecanismes físics de les fallades intermitents, s'han proposat nous models de fallada en els nivells de porta lògica i de transferència de registres, que s'han utilitzat per analitzar els efectes de les fallades intermitents i la influència de diversos factors. Per mitigar aquests efectes, en aquesta tesi s'han estudiat diferents tècniques de tolerància a fallades, amb l'objectiu de determinar si són adequades per tolerar fallades intermitents, ja que les tècniques existents estan generalment dissenyades per tolerar fallades transitòries o permanents. Els resultats mostren que els mecanismes de detecció funcionen adequadament, però cal millorar els de recuperació. Una tècnica de tolerància a fallades existent són els codis correctors d'errors (ECC). Aquesta tesi proposa nous ECC dissenyats per tolerar fallades quan la seua taxa no és la mateixa en tots els bits d'una paraula, com en el cas de les fallades intermitents. Aquests, a més, poden presentar una taxa de fallada variable en el temps, pel que seria necessari un mecanisme de tolerància a fallades on el comportament s'adapte a l'evolució temporal de les condicions d'error, i que utilitze els nous ECC proposats. / Saiz Adalid, LJ. (2015). Fallos intermitentes: análisis de causas y efectos, nuevos modelos de fallos y técnicas de mitigación [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/59452

El objetivo de la investigación fue determinar las propiedades psicométricas del Inventario de Indefensión Aprendida en la Pareja en una muestra de mujeres víctimas de violencia que asisten a un centro psicológico en Lima. La muestra estuvo conformada por 214 mujeres de entre 19 y 60 años años (M = 31.24, DE = 7.85) que hayan sufrido violencia física, psicológica o sexual por parte de sus parejas. Propuesta: "Los instrumentos aplicados fueron Indefensión Aprendida en la Pareja (González & Diaz-Loving, 2015) y la Escala de Dependencia Emocional (Ventura & Caycho, 2016). Mediante el AFC se comprobó la estructura de tres factores evidenciando el siguiente ajuste: (CFI = .92, RMSEA = .10, y χ²/gl = 3.19). Los resultados de confiabilidad en las dimensiones oscilan entre .80 a .84, siendo aceptables. En la validez basada en relaciones con otras variables, los resultados indican correlaciones altas, moderadas y bajas (valores de Spearman entre -.17 y .89). Se concluye que el inventario de Indefensión Aprendida en la Pareja posee adecuadas propiedades psicométricas. / The objective of the research was to determine the psychometric properties of the Inventory of Learned Helplessness in the Couple in a sample of women victims of violence who attend a psychological center in Lima. The sample consisted of 214 women between 19 and 60 years old (M = 31.24, SD = 7.85) who have suffered physical, psychological or sexual violence by their partners. Proposal: "The instruments applied were Learned Helplessness in the Couple (González & Diaz-Loving, 2015) and the Emotional Dependence Scale (Ventura & Caycho, 2016). Through the CFA the structure of three factors was verified, evidencing the following adjustment: (CFI = .92, RMSEA = .10, and χ² / gl = 3.19). The reliability results in the dimensions range from .80 to .84, being acceptable. In the validity based on relationships with other variables, the results indicate high, moderate and low correlations (Spearman values ​​between -.165. and .89) It is concluded that the inventory of Helplessness Learned in the Couple has adequate psychometric properties. / Tesis

El objetivo del presente estudio fue analizar las propiedades psicométricas de la Escala para medir el Clima Emocional (CD – 24) en estudiantes de universidades e institutos privados en Lima Metropolitana. Se evaluó a una muestra de 250 participantes, 53.90 % mujeres y 46.10 % hombres, con edades entre los 18 y 30 años (M = 24 años, DE = 2.44). Se les aplicó, además de la CD-24, la Escala de Clima Socioemocional (ECSE). Como evidencias de validez basada en la estructura interna, se realizó un análisis factorial confirmatorio (AFC), para evaluar el ajuste de la estructura de cinco factores (Miedo, Desesperanza-inseguridad, Seguridad, Confianza social y Rabia) con los 24 ítems de la escala. Como resultado del AFC, se obtuvieron índices de ajuste dentro de lo aceptable en su gran mayoría (χ² = 382.32, gl = 125, CFI = .94, TLI = .93, RMSEA = .090, SRMR = .071). En relación a la validez externa de tipo convergente, se obtuvieron correlaciones significativas de magnitudes débiles y fuertes (entre .20 y .64) con la variable clima socio emocional. Los coeficientes Omega de los factores de la CD - 24 oscilaron entre .64 y .80. Se concluye que la CD-24 y sus puntuaciones derivadas han evidenciado propiedades psicométricas parcialmente adecuadas, por ello es recomendable seguir realizando estudios a fin de continuar con la revisión de sus evidencias psicométricas. / The objective of this study was to analyze the psychometric properties of the Scale to measure Emotional Climate (CD - 24) in students of universities and private institutes in Metropolitan Lima. A sample of 250 participants, 53.90% women and 46.10% men, aged between 18 and 30 years (M = 24 years, SD = 2.44) was evaluated. In addition to the CD-24, the Socio-Emotional Climate Scale (ECSE) was applied to them. As evidence of validity based on the internal structure, a confirmatory factor analysis (CFA) was carried out to evaluate the adjustment of the structure of five factors (Fear, Hopelessness-insecurity, Security, Social trust and Anger) with the 24 items of the scale. As a result of the CFA, fit indices were obtained within what was mostly acceptable (χ² = 382.32, gl = 125, CFI = .94, TLI = .93, RMSEA = .090, SRMR = .071). In relation to the external validity of the convergent type, significant correlations of weak and strong magnitudes (between .20 and .64) were obtained with the variable socio-emotional climate. The Omega coefficients of the CD-24 factors ranged from .64 to .80. It is concluded that the CD-24 and its derived scores have shown partially adequate psychometric properties, therefore it is advisable to continue carrying out studies in order to continue with the review of its psychometric evidence. / Tesis

El objetivo de la investigación fue determinar las propiedades psicométricas de la Gender Role Conflict Scale (GRCS) en varones que trabajan en el sector de comunicación en Lima Metropolitana. La muestra estuvo conformada por 337 varones, cuyo rango de edad oscila entre 23 a 58 años (M =34.00, DE = 9.39). Los instrumentos aplicados fueron la GRCS y la Escala de Pensamientos Patriarcales (EPP). En la validez basada en la estructura interna se comprobó el modelo de cuatro factores relacionados, mostrando un buen ajuste (χ²/gl = 2.06, CFI = .86 y, RMSEA = .06).  En la validez basada en relaciones con otras variables, entre los factores de la GRCS se obtuvo correlaciones altas y moderadas (valores de Pearson entre .24 y .78) y con las dimensiones de la EPP arrojó correlaciones bajas y moderadas (valores de Spearman entre .10. y .39). Los resultados del análisis de confiabilidad por consistencia interna indicaron coeficientes Omega (>.70) adecuados por cada dimensión. En general, la GRS posee adecuadas propiedades psicométricas. / The objective of the research was to determine the psychometric properties of the Gender Role Conflict Scale (GRCS) in men who work in the communication sector in Metropolitan Lima. The sample was made up of 337 men, whose age range ranged from 23 to 58 years (M = 34.00, SD = 9.39). The instruments applied were the GRCS and the Scale of Patriarchal Thoughts (EPP). In the validity based on the internal structure, the four-factor model was tested, showing a good fit (χ² / gl = 2.06, CFI = .86 and, RMSEA = .06). In the validity based on relationships with other variables, between the GRCS factors it obtained high and moderate correlations (Pearson values ​​between .24 and .78) and with the dimensions of the EPP it produced low and moderate correlations (Spearman values ​​between. 10. and .39). The results of the internal consistency reliability analysis indicated by dimension an adequate Omega coefficient (> .70) in the scale and its dimensions. In general, the GRCS has adequate psychometric properties. / Tesis

[ES] La utilización de sistemas empotrados en cada vez más ámbitos de aplicación está llevando a que su diseño deba enfrentarse a mayores requisitos de rendimiento, consumo de energía y área (PPA). Asimismo, su utilización en aplicaciones críticas provoca que deban cumplir con estrictos requisitos de confiabilidad para garantizar su correcto funcionamiento durante períodos prolongados de tiempo. En particular, el uso de dispositivos lógicos programables de tipo FPGA es un gran desafío desde la perspectiva de la confiabilidad, ya que estos dispositivos son muy sensibles a la radiación. Por todo ello, la confiabilidad debe considerarse como uno de los criterios principales para la toma de decisiones a lo largo del todo flujo de diseño, que debe complementarse con diversos procesos que permitan alcanzar estrictos requisitos de confiabilidad. Primero, la evaluación de la robustez del diseño permite identificar sus puntos débiles, guiando así la definición de mecanismos de tolerancia a fallos. Segundo, la eficacia de los mecanismos definidos debe validarse experimentalmente. Tercero, la evaluación comparativa de la confiabilidad permite a los diseñadores seleccionar los componentes prediseñados (IP), las tecnologías de implementación y las herramientas de diseño (EDA) más adecuadas desde la perspectiva de la confiabilidad. Por último, la exploración del espacio de diseño (DSE) permite configurar de manera óptima los componentes y las herramientas seleccionados, mejorando así la confiabilidad y las métricas PPA de la implementación resultante. Todos los procesos anteriormente mencionados se basan en técnicas de inyección de fallos para evaluar la robustez del sistema diseñado. A pesar de que existe una amplia variedad de técnicas de inyección de fallos, varias problemas aún deben abordarse para cubrir las necesidades planteadas en el flujo de diseño. Aquellas soluciones basadas en simulación (SBFI) deben adaptarse a los modelos de nivel de implementación, teniendo en cuenta la arquitectura de los diversos componentes de la tecnología utilizada. Las técnicas de inyección de fallos basadas en FPGAs (FFI) deben abordar problemas relacionados con la granularidad del análisis para poder localizar los puntos débiles del diseño. Otro desafío es la reducción del coste temporal de los experimentos de inyección de fallos. Debido a la alta complejidad de los diseños actuales, el tiempo experimental dedicado a la evaluación de la confiabilidad puede ser excesivo incluso en aquellos escenarios más simples, mientras que puede ser inviable en aquellos procesos relacionados con la evaluación de múltiples configuraciones alternativas del diseño. Por último, estos procesos orientados a la confiabilidad carecen de un soporte instrumental que permita cubrir el flujo de diseño con toda su variedad de lenguajes de descripción de hardware, tecnologías de implementación y herramientas de diseño. Esta tesis aborda los retos anteriormente mencionados con el fin de integrar, de manera eficaz, estos procesos orientados a la confiabilidad en el flujo de diseño. Primeramente, se proponen nuevos métodos de inyección de fallos que permiten una evaluación de la confiabilidad, precisa y detallada, en diferentes niveles del flujo de diseño. Segundo, se definen nuevas técnicas para la aceleración de los experimentos de inyección que mejoran su coste temporal. Tercero, se define dos estrategias DSE que permiten configurar de manera óptima (desde la perspectiva de la confiabilidad) los componentes IP y las herramientas EDA, con un coste experimental mínimo. Cuarto, se propone un kit de herramientas que automatiza e incorpora con eficacia los procesos orientados a la confiabilidad en el flujo de diseño semicustom. Finalmente, se demuestra la utilidad y eficacia de las propuestas mediante un caso de estudio en el que se implementan tres procesadores empotrados en un FPGA de Xilinx serie 7. / [CA] La utilització de sistemes encastats en cada vegada més àmbits d'aplicació està portant al fet que el seu disseny haja d'enfrontar-se a majors requisits de rendiment, consum d'energia i àrea (PPA). Així mateix, la seua utilització en aplicacions crítiques provoca que hagen de complir amb estrictes requisits de confiabilitat per a garantir el seu correcte funcionament durant períodes prolongats de temps. En particular, l'ús de dispositius lògics programables de tipus FPGA és un gran desafiament des de la perspectiva de la confiabilitat, ja que aquests dispositius són molt sensibles a la radiació. Per tot això, la confiabilitat ha de considerar-se com un dels criteris principals per a la presa de decisions al llarg del tot flux de disseny, que ha de complementar-se amb diversos processos que permeten aconseguir estrictes requisits de confiabilitat. Primer, l'avaluació de la robustesa del disseny permet identificar els seus punts febles, guiant així la definició de mecanismes de tolerància a fallades. Segon, l'eficàcia dels mecanismes definits ha de validar-se experimentalment. Tercer, l'avaluació comparativa de la confiabilitat permet als dissenyadors seleccionar els components predissenyats (IP), les tecnologies d'implementació i les eines de disseny (EDA) més adequades des de la perspectiva de la confiabilitat. Finalment, l'exploració de l'espai de disseny (DSE) permet configurar de manera òptima els components i les eines seleccionats, millorant així la confiabilitat i les mètriques PPA de la implementació resultant. Tots els processos anteriorment esmentats es basen en tècniques d'injecció de fallades per a poder avaluar la robustesa del sistema dissenyat. A pesar que existeix una àmplia varietat de tècniques d'injecció de fallades, diverses problemes encara han d'abordar-se per a cobrir les necessitats plantejades en el flux de disseny. Aquelles solucions basades en simulació (SBFI) han d'adaptar-se als models de nivell d'implementació, tenint en compte l'arquitectura dels diversos components de la tecnologia utilitzada. Les tècniques d'injecció de fallades basades en FPGAs (FFI) han d'abordar problemes relacionats amb la granularitat de l'anàlisi per a poder localitzar els punts febles del disseny. Un altre desafiament és la reducció del cost temporal dels experiments d'injecció de fallades. A causa de l'alta complexitat dels dissenys actuals, el temps experimental dedicat a l'avaluació de la confiabilitat pot ser excessiu fins i tot en aquells escenaris més simples, mentre que pot ser inviable en aquells processos relacionats amb l'avaluació de múltiples configuracions alternatives del disseny. Finalment, aquests processos orientats a la confiabilitat manquen d'un suport instrumental que permeta cobrir el flux de disseny amb tota la seua varietat de llenguatges de descripció de maquinari, tecnologies d'implementació i eines de disseny. Aquesta tesi aborda els reptes anteriorment esmentats amb la finalitat d'integrar, de manera eficaç, aquests processos orientats a la confiabilitat en el flux de disseny. Primerament, es proposen nous mètodes d'injecció de fallades que permeten una avaluació de la confiabilitat, precisa i detallada, en diferents nivells del flux de disseny. Segon, es defineixen noves tècniques per a l'acceleració dels experiments d'injecció que milloren el seu cost temporal. Tercer, es defineix dues estratègies DSE que permeten configurar de manera òptima (des de la perspectiva de la confiabilitat) els components IP i les eines EDA, amb un cost experimental mínim. Quart, es proposa un kit d'eines (DAVOS) que automatitza i incorpora amb eficàcia els processos orientats a la confiabilitat en el flux de disseny semicustom. Finalment, es demostra la utilitat i eficàcia de les propostes mitjançant un cas d'estudi en el qual s'implementen tres processadors encastats en un FPGA de Xilinx serie 7. / [EN] Embedded systems are steadily extending their application areas, dealing with increasing requirements in performance, power consumption, and area (PPA). Whenever embedded systems are used in safety-critical applications, they must also meet rigorous dependability requirements to guarantee their correct operation during an extended period of time. Meeting these requirements is especially challenging for those systems that are based on Field Programmable Gate Arrays (FPGAs), since they are very susceptible to Single Event Upsets. This leads to increased dependability threats, especially in harsh environments. In such a way, dependability should be considered as one of the primary criteria for decision making throughout the whole design flow, which should be complemented by several dependability-driven processes. First, dependability assessment quantifies the robustness of hardware designs against faults and identifies their weak points. Second, dependability-driven verification ensures the correctness and efficiency of fault mitigation mechanisms. Third, dependability benchmarking allows designers to select (from a dependability perspective) the most suitable IP cores, implementation technologies, and electronic design automation (EDA) tools. Finally, dependability-aware design space exploration (DSE) allows to optimally configure the selected IP cores and EDA tools to improve as much as possible the dependability and PPA features of resulting implementations. The aforementioned processes rely on fault injection testing to quantify the robustness of the designed systems. Despite nowadays there exists a wide variety of fault injection solutions, several important problems still should be addressed to better cover the needs of a dependability-driven design flow. In particular, simulation-based fault injection (SBFI) should be adapted to implementation-level HDL models to take into account the architecture of diverse logic primitives, while keeping the injection procedures generic and low-intrusive. Likewise, the granularity of FPGA-based fault injection (FFI) should be refined to the enable accurate identification of weak points in FPGA-based designs. Another important challenge, that dependability-driven processes face in practice, is the reduction of SBFI and FFI experimental effort. The high complexity of modern designs raises the experimental effort beyond the available time budgets, even in simple dependability assessment scenarios, and it becomes prohibitive in presence of alternative design configurations. Finally, dependability-driven processes lack an instrumental support covering the semicustom design flow in all its variety of description languages, implementation technologies, and EDA tools. Existing fault injection tools only partially cover the individual stages of the design flow, being usually specific to a particular design representation level and implementation technology. This work addresses the aforementioned challenges by efficiently integrating dependability-driven processes into the design flow. First, it proposes new SBFI and FFI approaches that enable an accurate and detailed dependability assessment at different levels of the design flow. Second, it improves the performance of dependability-driven processes by defining new techniques for accelerating SBFI and FFI experiments. Third, it defines two DSE strategies that enable the optimal dependability-aware tuning of IP cores and EDA tools, while reducing as much as possible the robustness evaluation effort. Fourth, it proposes a new toolkit (DAVOS) that automates and seamlessly integrates the aforementioned dependability-driven processes into the semicustom design flow. Finally, it illustrates the usefulness and efficiency of these proposals through a case study consisting of three soft-core embedded processors implemented on a Xilinx 7-series SoC FPGA. / Tuzov, I. (2020). Dependability-driven Strategies to Improve the Design and Verification of Safety-Critical HDL-based Embedded Systems [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/159883

En la presente tesis se propone una metodología de desarrollo de estrategias híbridas para la mitigación de fallos inducidos por radiación en los sistemas empotrados modernos. La propuesta se basa en los principios del co-diseño de sistemas y consiste en la combinación selectiva, incremental y flexible de enfoques de tolerancia a fallos basados en hardware y software. Es decir, la exploración del espacio de soluciones se fundamenta en una estrategia híbrida de grano fino. El flujo de diseño está guiado por los requisitos de la aplicación. Esta metodología se ha denominado: co-endurecimiento. De esta forma, es posible diseñar sistemas embebidos confiables a bajo coste, donde no sólo se satisfagan los requisitos de confiabilidad y las restricciones de diseño, sino que también se evite el uso excesivo de costosos mecanismos de protección (hardware y software).

La inyección de fallos es una técnica utilizada para la validación experimental de Sistemas Tolerantes a Fallos. Se distinguen tres grandes categorías: inyección de fallos física (denominada también physical fault injection o hardware implemented fault injection), inyección de fallos implementada por software (en inglés software implemented fault injection) e inyección de fallos basada en simulación. Una de las que más auge está teniendo últimamente es la inyección de fallos basada en simulación, y en particular la inyección de fallos basada en VHDL. Las razones del uso de este lenguaje se pueden resumir en: " Es un lenguaje estándar ampliamente utilizado en el diseño digital actual. " Permite describir el sistema en distintos niveles de abstracción. " Algunos elementos de su semántica pueden ser utilizados en la inyección de fallos. Para realizar la inyección de fallos basada en VHDL, diferentes autores han propuesto tres tipos de técnicas. La primera está basada en la utilización de los comandos del simulador para modificar los valores de las señales y variables del modelo. La segunda se basa en la modificación del código, insertando perturbadores en el modelo o creando mutantes de componentes ya existentes. La tercera técnica se basa en la ampliación de los tipos del lenguaje y en la modificación de las funciones del simulador VHDL. Actualmente, ha surgido otra tendencia de la inyección de fallos basada en VHDL, denominada genéricamente emulación de fallos. La emulación añade ciertos componentes al modelo (inyectores, que suelen ser perturbadores o mutantes, disparadores de la inyección, recolectores de datos, etc.). El modelo junto con los nuevos componentes son sintetizados en una FPGA, que es donde se realiza la inyección. Con la introducción cada vez mayor de sistemas tolerantes a fallos en aplicaciones críticas, su validación se está convirtiendo en uno de los puntos clave para su uso. / Gracia Morán, J. (2004). Validación por inyección de fallos en VHDL de la arquitectura TTA [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/7526

[EN] In this thesis, invariant-set theory is used to study the stability and feasibility of constrained scenario-based predictive controllers for Markov-jump linear systems. In the underlying optimisation problem of the predictive controllers technique, considers all possible future realisations of certain variables (uncertainty, disturbances, operating mode) or just a subset of those. Two different scenarios denoted as not risky and risky are studied. In the former, the trajectories of the system with initial states belonging to certain invariant sets, converge (in mean square sense) to the origin or an invariant neighbourhood of it with 100% probability. In such cases, the conditions that scenario trees must meet in order to guarantee stability and feasibility of the optimisation problem are analysed. Afterwards, the scenario-based predictive controller for Markov-jump linear systems under hard constraints and no disturbances is formulated. A study is presented for risky scenarios to determine sequence-dependent controllable sets, for which there exists a control law such that the system can be driven to the origin only for a particular realisation of uncertainty, disturbances, etc. A control law (optimal for disturbances-free systems and suboptimal for disturbed systems) able to steer the system to the origin with a probability less than 100% (denoted as reliability bound), is proposed for states belonging to those regions. Note that closed-loop unstable systems have zero reliability bound. Hence, an algorithm to determine the mean-time to failure is developed. In this context, failure means a violation in the constraints of the process' states and/or inputs in a future time. / [ES] La presente tesis emplea la teoría de conjuntos invariantes para el estudio de estabilidad y factibilidad de controladores predictivos basados en escenarios para sistemas lineales con saltos markovianos sujetos a restricciones. En el problema de optimización subyacente a la técnica de controladores predictivos, se consideran bien sea todas las posibles realizaciones futuras de una variable (incertidumbres, perturbaciones, modo de funcionamiento) o solo un subconjunto de estas. Se estudian dos escenarios diferentes, denotados como: a) escenarios no arriesgados y b) escenarios arriesgados, entendiéndose como no arriesgados, aquellos en donde las trayectorias del sistema con estados iniciales pertenecientes a ciertos conjuntos invariantes, convergen --en media-- al origen o a una vecindad invariante de este con un 100% de probabilidad. Para estos casos, se presenta un análisis de las condiciones que deben cumplir los árboles de escenarios para garantizar estabilidad --en media-- y factibilidad del problema de optimización. Luego se formula el control predictivo basado en escenarios para sistema lineales con saltos markovianos sujeto a restricciones y en ausencia de perturbaciones. En presencia de escenarios arriesgados, se propone el cálculo de conjuntos controlables dependientes de secuencias para los cuales existen una ley de control tal que el sistema puede ser conducido al origen, solo para una realización en particular de la incertidumbre, perturbaciones, etc. Para estados pertenecientes a estos conjuntos, se propone una ley de control (óptima para el caso de sistemas libres de perturbaciones y, subóptima para sistemas perturbados) capaz de dirigir el sistema al origen con una probabilidad menor al 100%, dicha probabilidad es denotada como cota de confiabilidad. Sistemas inestables en lazo cerrado tienen cota de confiabilidad igual a cero, por consiguiente se diseña un algoritmo que determina el tiempo medio para fallar. En este contexto, un fallo se entiende como la violación de las restricciones en los estados y/o entradas del proceso en algún instante de tiempo futuro. / [CA] La present tesi empra la teoria de conjunts invariants per a l'estudi d'estabili-tat i factibilidad de controladors predictius basats en escenaris per a sistemes lineals amb salts markovians subjectes a restriccions. En el problema d'optimit-zació subjacent a la tècnica de controladors predictius, es consideren bé siga totes les possibles realitzacions futures d'una variable (incerteses, pertorbacions, modes de funcionament) o només un subconjunt d'aquestes. S'estudien dos escenaris diferents, denotats com a escenaris no arriscats i arriscats, entenent-se com no arriscats, aquells on les trajectòries del sistema amb estats inicials pertanyents a certs conjunts invariants, convergeixen --en mitjana-- a l'origen o a un veïnatge invariant d'est amb un 100% de probabilitat. Per a aquests casos, es presenta una anàlisi de les condicions que han de complir els arbres d'escenaris per a garantir estabilitat --en mitjana-- i factibilidad del problema d'optimització. Després es formula el control predictiu basat en escenaris per a sistema lineals amb salts markovians subjecte a restriccions i en absència de pertorbacions. En presència d'escenaris arriscats, es proposa el càlcul de conjunts controlables dependents de seqüències per als quals existeix una llei de control tal que el sistema pot ser conduït a l'origen, solament per a una realització en particular de l'incertesa, pertorbacions, etc. Per a estats pertanyents a aquests conjunts, es proposa una llei de control (òptima per al cas de sistemes lliures de pertorbacions i, subóptima per a sistemes pertorbats) capaç de dirigir el sistema cap a l'origen amb una probabilitat menor del 100%, aquesta probabilitat és denotada com a cota de confiabilitat. Sistemes inestables en llaç tancat tenen cota de confiabilitat igual a zero, per tant es dissenya un algoritme que determina el temps mitjà per a fallar. En aquest context, una fallada s'entén com la violació de les restriccions en els estats i/o entrades del procés en algun instant de temps futur. / Hernández Mejías, MA. (2016). CONTROL PREDICTIVO BASADO EN ESCENARIOS PARA SISTEMAS LINEALES CON SALTOS MARKOVIANOS [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/68512