Este trabalho consiste no estudo e análise da suscetibilidade a efeitos da radiação em projetos de circuitos gerados por ferramenta de Síntese de Alto Nível para FPGAs (Field Programmable Gate Array), ou seja, circuitos programáveis e sistemas em chip, do inglês System-on-Chip (SOC). Através de um injetor de falhas por emulação usando o ICAP (Internal Configuration Access Port) localizado dentro do FPGA é possível injetar falhas simples ou acumuladas do tipo SEU (Single Event Upset), definidas como perturbações que podem afetar o funcionamento correto do dispositivo através da inversão de um bit por uma partícula carregada. SEU está dentro da classificação de SEEs (Single Event Effects), efeitos transitórios em tradução livre, podem ocorrer devido a penetração de partículas de alta energia do espaço e do sol (raios cósmicos e solares) na atmosfera da Terra que colidem com átomos de nitrogênio e oxigênio resultando na produção de partículas carregadas, na grande maioria nêutrons. Dentro deste contexto além de analisar a suscetibilidade de projetos gerados por ferramenta de Síntese de Alto Nível, torna-se relevante o estudo de técnicas de redundância como TMR (Triple Modular Redundance) para detecção, correção de erros e comparação com projetos desprotegidos verificando a confiabilidade. Os resultados mostram que no modo de injeção de falhas simples os projetos com redundância TMR demonstram ser efetivos. Na injeção de falhas acumuladas o projeto com múltiplos canais apresentou melhor confiabilidade do que o projeto desprotegido e com redundância de canal simples, tolerando um maior número de falhas antes de ter seu funcionamento comprometido. / This work consists of the study and analysis of the susceptibility to effects of radiation in circuits projects generated by High Level Synthesis tool for FPGAs Field Programmable Gate Array (FPGAs), that is, system-on-chip (SOC). Through an emulation fault injector using ICAP (Internal Configuration Access Port), located inside the FPGA, it is possible to inject single or accumulated failures of the type SEU (Single Event Upset), defined as disturbances that can affect the correct functioning of the device through the inversion of a bit by a charged particle. SEU is within the classification of SEEs (Single Event Effects), can occur due to the penetration of high energy particles from space and from the sun (cosmic and solar rays) in the Earth's atmosphere that collide with atoms of nitrogen and oxygen resulting in the production of charged particles, most of them neutrons. In this context, in addition to analyzing the susceptibility of projects generated by a High Level Synthesis tool, it becomes relevant to study redundancy techniques such as TMR (Triple Modular Redundancy) for detection, correction of errors and comparison with unprotected projects verifying the reliability. The results show that in the simple fault injection mode TMR redundant projects prove to be effective. In the case of accumulated fault injection, the multichannel design presented better reliability than the unprotected design and with single channel redundancy, tolerating a greater number of failures before its operation was compromised.

Made available in DSpace on 2014-06-11T19:22:36Z (GMT). No. of bitstreams: 0 Previous issue date: 2008-05-14Bitstream added on 2014-06-13T18:08:35Z : No. of bitstreams: 1 brito_mag_me_ilha.pdf: 1676298 bytes, checksum: 52c7782c077571e9aa0d479e44fb3971 (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP) / Este trabalho trata da análise, desenvolvimento e implementação de um estágio Pré- Regulador Retificador Boost de alto fator de potência, para servir como fonte de alimentação para sistemas de iluminação fluorescente multi-lâmpadas, com potência de até 1.200 watts e com índices de qualidade tanto para a fonte de alimentação em corrente alternada quanto para o sistema de iluminação. Este conversor será controlado de forma digital, através da técnica dos valores médios instantâneos da corrente de entrada, desenvolvido através da linguagem de descrição de hardware VHDL (VHSIC HDL – Very High Speed Integrated Circuit Hardware Description Language) e implementado em um dispositivo FPGA (Field Programmable Gate Array) Spartan 3. Neste trabalho são apresentadas análises matemáticas, para a obtenção das funções de transferência pertinentes ao projeto dos compensadores, onde será aplicada uma metodologia de projeto capaz de projetar estes compensadores utilizando os diagramas de Bode, de módulo e de fase, e ainda contemplar as influencias dos dispositivos A/D, D/A e do processador digital de sinais. Isto eliminará os erros presentes nos projetos via aproximação e permitirá a diminuição das taxas de aquisição necessárias. O projeto é simulado e validado através da plataforma MatLab/Simulink, onde são apresentados resultados para o regime permanente e para transitórios de carga e da tensão de alimentação. Além disso, o controle do conversor através da linguagem VHDL, usando o modelo comportamental num estilo de projeto topdown, é apresentado e também validado através de simulação. Ademais, um sucinto estudo dos reatores eletrônicos convencionais é apresentado, com o intuito de sevir como base para o desenvolvimento de um filtro capaz de barrar as componentes em ca da corrente que circula entre o capacitor de saída... / This work presents the analysis, development and implementation of a single-phase power factor correction (PFC) pre-regulator rectifier, based on boost circuit, to act as a power supply for 1.200 watts multi-lamp fluorescent systems. The converter’s digital control will be implemented using the average current mode control, based on VHDL language (VHSIC HDL – Very High Speed Integrated Circuit Hardware Description Language) and using a FPGA (Field Programmable Gate Array) device. In this work, the mathematical analyses of the converter´s model are developed in order to obtain the proper transfer functions to design voltage and current digital compensators. The methodology applied at the digital design is capable to deal with the Bode diagrams and incorporate the analog to digital converter, the digital to analog converter and the digital signal processor, eliminating the uncertainties involving approximation methodologies and minimizing the necessity of high level of acquisition rates. This project is evaluated through MatLab/Simulink, showing results for steady-state operation and dynamics in order to analyze the converter’s response. Moreover, the converter’s digital control is based on VHDL language, using the behavioral modeling in a top-down project style, which is presented and validated through simulation results. In addition, the behavior of the conventional electronic ballasts are presented in order to help in the development of a filter, capable to impede the circulation of the AC components of the ballast current throught the feeding link, guaranteeing the continuous current conduction, among the boost capacitor and the electronic ballasts. Finally, this work presents the laboratorial development of this PFC with digital control, where the prototype was evaluated through experimental results.

A popularização dos dispositivos móveis impulsionou a pesquisa e o desenvolvimento de soluções de baixo consumo. A evolução destas aplicações demanda ferramentas que permitam avaliar diferentes alternativas de implementação, fornecendo, aos desenvolvedores, informações valiosas para a criação de soluções energeticamente eficientes. Este trabalho desenvolveu uma nova plataforma de medição de consumo que permite comparar a eficiência energética de diferentes algoritmos implementados em software e em hardware. A plataforma é capaz de medir o consumo energético de um processo específico em execução em um processador de propósito geral com um sistema operacional padrão, além de comparar o resultado obtido com algoritmos equivalentes implementados em uma FPGA. Isto permite ao desenvolvedor dividir o processamento da aplicação entre software e hardware de forma a obter a solução mais energeticamente eficiente. Comparada com o estado da arte, a plataforma de medição criada possui três característica inovadoras: suporte a medição de consumo de software e hardware; medição de trechos de código específicos executados pelo processador; e suporte a alteração dinâmica do clock. Também é mostrado neste trabalho como a plataforma desenvolvida tem sido utilizada para analisar o consumo energético de algoritmos de detecção de intrusão de rede para ataques do tipo probing. / The large number of mobile devices increased the interest in low-power designs. Tools that allow the evaluation of alternative implementations give the designer actionable information to create energy-efficient designs. This paper presents a new power measurement platform able to compare the energy consumption of different algorithms implemented in software and in hardware. The proposed platform is able to measure the energy consumption of a specific process running in a general-purpose CPU with a standard operating system, and to compare the results with equivalent algorithms running in an FPGA. This allows the designer to choose the most energy-efficient software vs. hardware partitioning for a given application. Compared with the current state-of-the-art, the presented platform has four distinguishing features: (i) support for both software and hardware power measurements, (ii) measurement of individual code sections in the CPU, (iii) support for dynamic clock frequencies, and (iv) improvement of measurement precision. We also demonstrate how the developed platform has been used to analyze the energy consumption of network intrusion detection algorithms aimed at detecting probing attacks.

CAPES / Redes de sensores sem fio (RSSF) têm sido tema central de diversos estudos na atualidade. Em certas aplicações, como, por exemplo, as que necessitam saber de onde os dados estão sendo enviados ou em casos em que o próprio nó sensor precisa saber sua posição para executar alguma ação, mecanismos de localização se tornam imprescindíveis. Porém, a execução deste tipo de algoritmo é custosa para os nós sensores. Concomitantemente, o advento das low power FPGAs têm viabilizado a aplicação de dispositivos programáveis em RSSFs e aplicações envolvendo reconfiguração dinâmica de FPGA em nós sensores têm aumentado o uso destes dispositivos nestas redes. Unindo-se estas demandas, o objetivo desta dissertação é estudar e implementar sistemas de localização em hardware de lógica programável, visando atender aplicações voltadas a RSSF. Utilizando-se no nó sensor um bloco de hardware dedicado para realizar os cálculos de posição minimiza a utilização de seu CPU, podendo este hardware, inclusive, ser apenas uma parte de um sistema maior implementado na FPGA. O processo de localização baseia-se na utilização das distâncias entre o nó de posição desconhecida e os nós de referência, determinadas através de medição de RSSI, e o uso de algoritmos específicos que calculam a posição desejada. As principais etapas foram: revisão da literatura, modelagem do comportamento das medições de RSSI, análise do desempenho dos algoritmos e projeto de hardware. Através das simulações realizadas pôde-se desenvolver metodologias e ferramentas para a geração otimizada do hardware de localização. O desenvolvimento deste trabalho possibilitou analisar a aplicabilidade do ponto flutuante e ponto fixo, definir a arquitetura adequada para o hardware e o dimensionamento adequado da quantidade de bits necessária nas implementações. / Wireless sensor networks (WSN) have been the central theme of many researches in actuality. In certain applications, like, for example, the ones that need to know from where the data is being sent or in cases which the sensor node need to know its own position to perform some action, location mechanism is indispensable. However, the execution of these algorithms is costly for the sensor nodes. Concomitantly, the advent of low power FPGAs made feasible the application of programmable devices in WSNs and applications involving dynamic reconfiguration of FPGA in sensor nodes increased the use of these devices in WSNs. Joining these demands, the goal of this master thesis is to study and implement locating systems in programmable logic hardware, aiming at meeting applications in WSN. Employing a dedicated hardware block in sensor node to compute the position minimizes its CPU usage, and this hardware can even be just a part of a larger system implemented in FPGA. The localization process is based on the use of distances, measured between the sensor node with unknown position and the reference nodes, determined from RSSI measurements, and the use of specific algorithms that calculate the desired position. The main steps were: review of the literature, modeling the behavior of the RSSI measurements, performance analysis of the algorithms and hardware design. Through the performed simulations it was possible to develop methodologies and tools to generate optimized locating hardware. The development of this work allowed to evaluate the feasibility of the floating point and fixed point, to set the appropriate architecture for the hardware and to find the proper dimension of the number of bits required in the implementations.

Neste trabalho de pesquisa, foi realizado um estudo dos principais tipos de ferramentas para modelagem de hardware buscando-se verificar as vantagens da utilização de Redes de Petri para a modelagem de sistemas dinâmicos e concorrentes e de sua implementação em hardware. Observou-se que apesar de existirem ferramentas para esta finalidade, existem pontos que podem ser trabalhados para facilitar o acesso a esta tecnologia. Assim, foi desenvolvido um método para facilitar a implementação de sistemas modelados em Redes de Petri, em hardware de lógica reconfigurável. Para isto, utilizou-se um software de captura onde, a partir do gráfico do modelo em Rede de Petri, é gerado um arquivo de descrição no formato PNML - Linguagem de Marcação para Rede de Petri (Petri Net Markup Language). A partir desta descrição, é gerado um arquivo de descrição de hardware no formato VHDL - Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language), que pode ser gravado em um circuito de lógica reconfigurável. Para possibilitar esta etapa, foi realizado o desenvolvimento de uma ferramenta que gera um arquivo em linguagem VHDL a partir da descrição no formato PNML. A ferramenta desenvolvida é descrita em detalhes, mostrando todas as etapas e critérios utilizados na conversão. Para validar o método, é mostrado um exemplo de aplicação com a implementação em FPGA - Matriz de Portas Programável em Campo (Field Programmable Gate Arrow), de uma Rede de Petri modelando uma planta industrial hipotética. Finalmente é feita uma comparação de desempenho entre o modelo executado em hardware com o modelo executado em software. / In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally, a performance comparison is made between the model executed in hardware and the model executed in software.

A popularização dos dispositivos móveis impulsionou a pesquisa e o desenvolvimento de soluções de baixo consumo. A evolução destas aplicações demanda ferramentas que permitam avaliar diferentes alternativas de implementação, fornecendo, aos desenvolvedores, informações valiosas para a criação de soluções energeticamente eficientes. Este trabalho desenvolveu uma nova plataforma de medição de consumo que permite comparar a eficiência energética de diferentes algoritmos implementados em software e em hardware. A plataforma é capaz de medir o consumo energético de um processo específico em execução em um processador de propósito geral com um sistema operacional padrão, além de comparar o resultado obtido com algoritmos equivalentes implementados em uma FPGA. Isto permite ao desenvolvedor dividir o processamento da aplicação entre software e hardware de forma a obter a solução mais energeticamente eficiente. Comparada com o estado da arte, a plataforma de medição criada possui três característica inovadoras: suporte a medição de consumo de software e hardware; medição de trechos de código específicos executados pelo processador; e suporte a alteração dinâmica do clock. Também é mostrado neste trabalho como a plataforma desenvolvida tem sido utilizada para analisar o consumo energético de algoritmos de detecção de intrusão de rede para ataques do tipo probing. / The large number of mobile devices increased the interest in low-power designs. Tools that allow the evaluation of alternative implementations give the designer actionable information to create energy-efficient designs. This paper presents a new power measurement platform able to compare the energy consumption of different algorithms implemented in software and in hardware. The proposed platform is able to measure the energy consumption of a specific process running in a general-purpose CPU with a standard operating system, and to compare the results with equivalent algorithms running in an FPGA. This allows the designer to choose the most energy-efficient software vs. hardware partitioning for a given application. Compared with the current state-of-the-art, the presented platform has four distinguishing features: (i) support for both software and hardware power measurements, (ii) measurement of individual code sections in the CPU, (iii) support for dynamic clock frequencies, and (iv) improvement of measurement precision. We also demonstrate how the developed platform has been used to analyze the energy consumption of network intrusion detection algorithms aimed at detecting probing attacks.

CAPES / Redes de sensores sem fio (RSSF) têm sido tema central de diversos estudos na atualidade. Em certas aplicações, como, por exemplo, as que necessitam saber de onde os dados estão sendo enviados ou em casos em que o próprio nó sensor precisa saber sua posição para executar alguma ação, mecanismos de localização se tornam imprescindíveis. Porém, a execução deste tipo de algoritmo é custosa para os nós sensores. Concomitantemente, o advento das low power FPGAs têm viabilizado a aplicação de dispositivos programáveis em RSSFs e aplicações envolvendo reconfiguração dinâmica de FPGA em nós sensores têm aumentado o uso destes dispositivos nestas redes. Unindo-se estas demandas, o objetivo desta dissertação é estudar e implementar sistemas de localização em hardware de lógica programável, visando atender aplicações voltadas a RSSF. Utilizando-se no nó sensor um bloco de hardware dedicado para realizar os cálculos de posição minimiza a utilização de seu CPU, podendo este hardware, inclusive, ser apenas uma parte de um sistema maior implementado na FPGA. O processo de localização baseia-se na utilização das distâncias entre o nó de posição desconhecida e os nós de referência, determinadas através de medição de RSSI, e o uso de algoritmos específicos que calculam a posição desejada. As principais etapas foram: revisão da literatura, modelagem do comportamento das medições de RSSI, análise do desempenho dos algoritmos e projeto de hardware. Através das simulações realizadas pôde-se desenvolver metodologias e ferramentas para a geração otimizada do hardware de localização. O desenvolvimento deste trabalho possibilitou analisar a aplicabilidade do ponto flutuante e ponto fixo, definir a arquitetura adequada para o hardware e o dimensionamento adequado da quantidade de bits necessária nas implementações. / Wireless sensor networks (WSN) have been the central theme of many researches in actuality. In certain applications, like, for example, the ones that need to know from where the data is being sent or in cases which the sensor node need to know its own position to perform some action, location mechanism is indispensable. However, the execution of these algorithms is costly for the sensor nodes. Concomitantly, the advent of low power FPGAs made feasible the application of programmable devices in WSNs and applications involving dynamic reconfiguration of FPGA in sensor nodes increased the use of these devices in WSNs. Joining these demands, the goal of this master thesis is to study and implement locating systems in programmable logic hardware, aiming at meeting applications in WSN. Employing a dedicated hardware block in sensor node to compute the position minimizes its CPU usage, and this hardware can even be just a part of a larger system implemented in FPGA. The localization process is based on the use of distances, measured between the sensor node with unknown position and the reference nodes, determined from RSSI measurements, and the use of specific algorithms that calculate the desired position. The main steps were: review of the literature, modeling the behavior of the RSSI measurements, performance analysis of the algorithms and hardware design. Through the performed simulations it was possible to develop methodologies and tools to generate optimized locating hardware. The development of this work allowed to evaluate the feasibility of the floating point and fixed point, to set the appropriate architecture for the hardware and to find the proper dimension of the number of bits required in the implementations.

Este trabalho aborda diversas técnicas de controle, com o intuito de comparação do desempenho e robustez ao aplicá-los a um conversor Buck. Iniciando pelo controlador PID (Proporcional, Integral e Derivativo), amplamente explorado e dominado no meio industrial, ele é adotado neste trabalho como referência de comparação para as demais técnicas desenvolvidas. Outra estratégia aqui apresentada é o GANLPID (Gaussian Adaptative Non Linear PID ou PID Adaptativo Não Linear Gaussiano), trata-se de uma técnica não linear, possui ganhos variantes em função do erro baseados em uma função gaussiana. O controle por alocação de polos é uma técnica de controle que em sua forma básica não possui parcela integral, sendo necessária a inclusão deste termo para minimizar o erro em regime permanente. As principais características de análise de desempenho são o tempo de acomodação e overshoot. Todas as técnicas são exploradas a fim de serem implementadas em dispositivos FPGA (Field Programmable Gate Array), possuindo algumas vantagens sobre microcontroladores e DSP’s (Digital Signal Processor), pois conseguem executar tarefas em paralelo deixando a execução do algoritmo mais rápida. As técnicas de controle escolhidas foram simuladas utilizando a ferramenta DSP Builder e compiladas diretamente em código HDL (linguagem de descrição de hardware). Os resultados de simulação e experimentais são apresentados e comentados para validar os projetos propostos. / This work discuss several techniques of control, with an intention of comparison of performance and robustness to apply them to Buck coverter. Starting with PID (Proportional, Integral, Derivative) controller, widely explored and dominated in an industrial environment, it’s used in this work as comparison reference for the others techniques developed. Another strategy presented here is the GANLPID (Gaussian Adaptative Non LinearPID), it’s a case of non linear technique, has won variants in function of the based on a Gaussian error function. variants have gains on function of error based on a Gaussian function. The pole placement control technique not having full part in their basic forms, being necessary to include this term to eliminate the steady-state error. The main performance analysis features are the settling time and overshoot. All the techniques are explored in order to be implemented in FPGA (Field Programmable Gate Array) devices, having some advantages over microcontrollers and DSP’s (Digital Signal Processor), because can execute tasks in parallel allowing the implementation of the algorithm more faster. The chosen control techniques were simulated using the DSP Builder tool and and compiled directly in HDL (hardware description language) code. The results of simulation and experimental are presented and discussed in order to validate the proposed projects.

Neste trabalho de pesquisa, foi realizado um estudo dos principais tipos de ferramentas para modelagem de hardware buscando-se verificar as vantagens da utilização de Redes de Petri para a modelagem de sistemas dinâmicos e concorrentes e de sua implementação em hardware. Observou-se que apesar de existirem ferramentas para esta finalidade, existem pontos que podem ser trabalhados para facilitar o acesso a esta tecnologia. Assim, foi desenvolvido um método para facilitar a implementação de sistemas modelados em Redes de Petri, em hardware de lógica reconfigurável. Para isto, utilizou-se um software de captura onde, a partir do gráfico do modelo em Rede de Petri, é gerado um arquivo de descrição no formato PNML - Linguagem de Marcação para Rede de Petri (Petri Net Markup Language). A partir desta descrição, é gerado um arquivo de descrição de hardware no formato VHDL - Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language), que pode ser gravado em um circuito de lógica reconfigurável. Para possibilitar esta etapa, foi realizado o desenvolvimento de uma ferramenta que gera um arquivo em linguagem VHDL a partir da descrição no formato PNML. A ferramenta desenvolvida é descrita em detalhes, mostrando todas as etapas e critérios utilizados na conversão. Para validar o método, é mostrado um exemplo de aplicação com a implementação em FPGA - Matriz de Portas Programável em Campo (Field Programmable Gate Arrow), de uma Rede de Petri modelando uma planta industrial hipotética. Finalmente é feita uma comparação de desempenho entre o modelo executado em hardware com o modelo executado em software. / In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally, a performance comparison is made between the model executed in hardware and the model executed in software.

Este trabalho consiste no estudo e análise da suscetibilidade a efeitos da radiação em projetos de circuitos gerados por ferramenta de Síntese de Alto Nível para FPGAs (Field Programmable Gate Array), ou seja, circuitos programáveis e sistemas em chip, do inglês System-on-Chip (SOC). Através de um injetor de falhas por emulação usando o ICAP (Internal Configuration Access Port) localizado dentro do FPGA é possível injetar falhas simples ou acumuladas do tipo SEU (Single Event Upset), definidas como perturbações que podem afetar o funcionamento correto do dispositivo através da inversão de um bit por uma partícula carregada. SEU está dentro da classificação de SEEs (Single Event Effects), efeitos transitórios em tradução livre, podem ocorrer devido a penetração de partículas de alta energia do espaço e do sol (raios cósmicos e solares) na atmosfera da Terra que colidem com átomos de nitrogênio e oxigênio resultando na produção de partículas carregadas, na grande maioria nêutrons. Dentro deste contexto além de analisar a suscetibilidade de projetos gerados por ferramenta de Síntese de Alto Nível, torna-se relevante o estudo de técnicas de redundância como TMR (Triple Modular Redundance) para detecção, correção de erros e comparação com projetos desprotegidos verificando a confiabilidade. Os resultados mostram que no modo de injeção de falhas simples os projetos com redundância TMR demonstram ser efetivos. Na injeção de falhas acumuladas o projeto com múltiplos canais apresentou melhor confiabilidade do que o projeto desprotegido e com redundância de canal simples, tolerando um maior número de falhas antes de ter seu funcionamento comprometido. / This work consists of the study and analysis of the susceptibility to effects of radiation in circuits projects generated by High Level Synthesis tool for FPGAs Field Programmable Gate Array (FPGAs), that is, system-on-chip (SOC). Through an emulation fault injector using ICAP (Internal Configuration Access Port), located inside the FPGA, it is possible to inject single or accumulated failures of the type SEU (Single Event Upset), defined as disturbances that can affect the correct functioning of the device through the inversion of a bit by a charged particle. SEU is within the classification of SEEs (Single Event Effects), can occur due to the penetration of high energy particles from space and from the sun (cosmic and solar rays) in the Earth's atmosphere that collide with atoms of nitrogen and oxygen resulting in the production of charged particles, most of them neutrons. In this context, in addition to analyzing the susceptibility of projects generated by a High Level Synthesis tool, it becomes relevant to study redundancy techniques such as TMR (Triple Modular Redundancy) for detection, correction of errors and comparison with unprotected projects verifying the reliability. The results show that in the simple fault injection mode TMR redundant projects prove to be effective. In the case of accumulated fault injection, the multichannel design presented better reliability than the unprotected design and with single channel redundancy, tolerating a greater number of failures before its operation was compromised.