The realisation of signal processing algorithms in fixed-point offers substantial performance advantages over floating-point realisations. However, it is widely acknowledged that the task of realising algorithms in fixed-point is a challenging one with limited tool support. This thesis examines various aspects related to the translation of algorithms, given in infinite precision or floating-point, into fixed-point. In particular, this thesis reports on the implementation of a given algorithm, an EDFA (Erbium-Doped Fibre Amplifier) control algorithm, on a FPGA (Field Programmable Gate Array) using fixed-point arithmetic. An analytical approach is proposed that allows the automated realisation of algorithms in fixedpoint. The technique provides fixed-point parameters for a given floating-point model that satisfies a precision constraint imposed on the primary output of the algorithm to be realised. The development of a simulation framework based on this analysis allows fixed-point designs to be generated in a shorter time frame. Albeit being limited to digital algorithms that can be represented as a data flow graph (DFG), the approach developed in the thesis allows for a speed up in the design and development cycle, reduces the possibility of error and eases the overall effort involved in the process. It is shown in this thesis that a fixed-point realisation of an EDFA control algorithm using this technique produces results that satisfy the given constraints.

Este trabalho consiste em um caso de estudo de um emulador de planta industrial implementado em FPGA (Field Programmable Gate Array), a fim de simulação de sistemas em conjunto com um CLP (Controlador Lógico Programável). Com isso, fundamentado na indústria de manufatura, são confrontados resultados práticos de um protótipo de processo industrial com os resultados de um modelo aplicado em FPGA. Dessa maneira, tem-se como objetivo o auxílio em testes em níveis de validação de aplicação em desenvolvimento, aproximação de condições de chão de fábrica, otimização de controle de processo e treinamento em automação industrial baseada em CLP. Como proposta para os modelos, a pesquisa utiliza características de um sistema em malha fechada de controle de velocidade de esteira e a partir desse, um processo de sistema discreto, o qual utiliza como base um processo manufatureiro. Inicialmente a revisão bibliográfica apresenta trabalhos em torno de simulação de sistemas e emuladores baseados em hardware reconfigurável. Também são revisados temas relacionados à indústria de manufatura com a aplicação do CLP, assim como a técnica de modelagem GRAFCET. Em seguida, são apresentadas questões referentes à lógica reconfigurável em torno dos dispositivos FPGA. Na sequência da explanação do tema, é realizada a descrição dos protótipos utilizados, assim como os modelos desenvolvidos em FPGA para o emulador, e assim a realização das comparações dos dados. Com a apresentação dos resultados é possível a verificação da semelhança entre os dois sistemas, físico e modelado na FPGA. As pequenas diferenças detectadas nos resultados obtidos, em alguns pontos da simulação, são discutidas no final do trabalho. / This work is a case study of an industrial plant emulator implemented in FPGA (Field Programmable Gate Array), to simulate systems together with a PLC (Programmable Logic Controller). Based in manufacturing industry, practical results of an industrial process prototype are confronted with the results of an applied model in FPGA. The objective is to assist in testing application validation levels in development, approximation of factory floor conditions, optimization of control process and training in industrial automation based on PLC. As a proposal for the models, the research use characteristics of a closed loop speed control system and from this, a discrete system process, which uses as a basis a manufacturing process. Initially the bibliographic review presents works around simulation of systems and emulators based on reconfigurable hardware. Also are reviewed topics related to the manufacturing industry with the application of PLC, beside the GRAFCET modeling technique. Next, questions will set out questions about reconfigurable logic around FPGA devices. Following the explanation of the theme, we describe the used prototypes and the developed models developed in FPGA for the emulator. Finally the obtained data are compared. With the presentation of the results is possible to verify the similarity between the two systems, physical and modeling in the FPGA. The small differences detected in the results obtained, in some points of the simulation, are discussed at the end of the work.

Existem máquinas que necessitam de uma grande velocidade de processamento para seu correto trabalho, essas máquinas possuem um tempo de processamento de resposta crítico. Quando considera-se este aspecto somado à necessidade de um controle do comportamento estático e dinâmico de um sistema chega-se ao controlador com fortes demandas de tempo de execução. Essa dissertação compara controladores discretos implementados em ponto fixo, com diferentes precisões, usando para tanto a simulação do comportamento de controladores confeccionados em linguagem de comandos Matlab e em linguagem VHDL 2008. Esta última está em desenvolvimento e padronização pelo IEEE. A linguagem VHDL é usada nas FPGAs que são dispositivos de alta velocidade e capacidade de processamento paralelo. O principal objetivo do trabalho é o estudo e a implementação de controladores discretos em FPGA com o auxílio da linguagem VHDL 2008, determinando suas virtudes e limitações, em particular quanto à estrutura de programação, análise de erro e a demanda por recursos. Os resultados alcançados demonstram que algumas melhorias ainda precisam ser feitas para que o VHDL 4.0, conhecido como VHDL 2008, seja entregue ao mercado como padrão estável. Entretanto, quando conhecidas suas limitações, já é possível seu uso em implementações com conversão de sinais discretos para analógicos, como é o caso de controle e simulação de sistemas dinâmicos como servomecanismos. / There are machines that need large processing speed for its correct working, these machines have a critical time response processing. When it is considered that aspect coupled with the need for control of static and dynamic behavior of a system arrives at the controller with strong demands on runtime. This dissertation compares discrete controllers implemented in fixed point with different accuracies, using for both the simulation of the behavior of controllers manufactured in Matlab command language and VHDL 2008. VHDL 2008 still in development and standardization by the IEEE. The VHDL language is used in FPGAs that are high speed devices with parallel processing capability. The main objective of this work is the study and implementation of discrete controllers in FPGA with the help of the VHDL 2008 language, determining its strengths and limitations, particularly in regard to the structure of programming, error analysis and demand for resources. Results show that accuracy still need some improvements a standard to the VHDL 4.0, known as VHDL 2008, is delivered to the market a stable standard. However, knowing it limitations, it is possible implementations and use in conversion of analog signals to discrete, such as control and dynamic systems simulation like servomechanisms.

Este trabalho consiste em um estudo acerca dos efeitos da radiação em circuitos programáveis e sistemas em chip, do inglês System-on-Chip (SoC), baseados em FPGAs (Field-Programmable Gate Array). Dentre os diversos efeitos que podem ensejar falhas nos circuitos integrados, destacam-se a ocorrência de Single Event Effects (SEEs), Efeitos Transitórios em tradução livre, e a Dose Total Ionizante, do inglês Total Ionizing Dose (TID). SEEs podem ocorrer em razão da incidência de nêutrons originários de interações de raios cósmicos com a atmosfera terrestre, íons pesados provenientes do espaço e prótons originários do Sol (vento solar) e dos cinturões de Van Allen. A Dose Total Ionizante diz respeito à exposição prolongada de um circuito integrado à radiação ionizante e cuja consequência é a alteração das características elétricas de partes do dispositivo em razão das cargas elétricas induzidas pela radiação e acumuladas nas interfaces dos semicondutores. Dentro desse contexto, este trabalho descreve em detalhes a caracterização do SoC-FPGA baseado em memória FLASH e de sinais mistos SmartFusion A2F200-FG484, da empresa Microsemi, quando exposto à radiação (SEEs e TID) através do uso da técnica de Redundância Diversificada visando a detecção de erros. Também, uma arquitetura que utiliza um esquema baseado em Redundância Modular Tripla e Diversificada é testada através da sua implementação no FPGA baseado em memória SRAM da família Spartan-6, modelo LX45, da empresa Xilinx, visando a detecção e correção de erros causados pela radiação (SEEs). Os resultados obtidos mostram que os diversos blocos funcionais que compõe SoC SmartFusion apresentam diferentes níveis de tolerância à radiação e que o uso das técnicas de Redundância Modular Tripla e Redundância Diversificada em conjunto mostrou-se extremamente eficiente no que se refere a tolerância a SEEs. / This work consists in a study about the radiation effects in programmable circuits and System-on-Chips (SoCs) based on FPGAs (Field-Programmable Gate Arrays). Single Event Effects (SEEs) and Total Ionizing Dose (TID) are the two main effects caused by the radiation incidence, and both can imply in the occurrence of failures in integrated circuits. SEEs are due to the incidence of neutrons derived from the interaction of the cosmic rays with the terrestrial atmosphere, as well as heavy ions coming from the space and protons provided from the solar wind and the Van Allen belts. Total Ionizing Dose regards the prolonged exposure of an integrated circuit to the ionizing radiation, which deviates the standard electrical characteristics of the device due to radiation-induced electrical charges accumulated in the semiconductors’ interfaces. In this context, this work aims to describe in details the characterization of Microsemi’s mixed-signal SoC-FPGA SmartFusion A2F200-FG484 when exposed to radiation (SEEs and TID), using a Diverse Redundancy approach for error detection. As well, an architecture using a Diversified Triple Modular Redundancy scheme was tested (SEEs) through its implementation in a Xilinx’s Spartan-6 LX45 FPGA, aiming error detection and correction. The results obtained show that several functional blocks from SmartFusion have different radiation tolerance levels and that the use of the Triple Modular Redundancy together with Diversified Redundancy proved to be extremely efficient in terms of SEEs tolerance.

Submitted by Izabel Franco (izabel-franco@ufscar.br) on 2016-10-03T18:47:50Z No. of bitstreams: 1 DissMAA.pdf: 3325891 bytes, checksum: 1b4744d48d74943990bed42753cc4b4c (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-10-20T18:27:58Z (GMT) No. of bitstreams: 1 DissMAA.pdf: 3325891 bytes, checksum: 1b4744d48d74943990bed42753cc4b4c (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-10-20T18:28:04Z (GMT) No. of bitstreams: 1 DissMAA.pdf: 3325891 bytes, checksum: 1b4744d48d74943990bed42753cc4b4c (MD5) / Made available in DSpace on 2016-10-20T18:28:13Z (GMT). No. of bitstreams: 1 DissMAA.pdf: 3325891 bytes, checksum: 1b4744d48d74943990bed42753cc4b4c (MD5) Previous issue date: 2016-03-04 / Não recebi financiamento / The use of technology based on Field Programmable Gate Arrays (FPGAs), a reconfigurable technology, has become a frequent object of study. This technique is feasible and a promising application in the development of embedded systems, however, the difficulty in finding a flexible and efficient way to perform such an application is their bigger problem. In this work, a virtual and reconfigurable architecture (AVR) in FPGA for hardware applications is presented using a Genetic Programming Software on the development of an optimal reconfiguration for this AVR, in order to build a hardware capable of performing a given task in an embedded system. This proposal is a simple, flexible and efficient way to achieve appropriate applications in embedded systems, when compared to other reconfigurable hardware techniques. The representation of phenotype of the proposed evolutionary system is based on a bi-dimensional network function elements (EF). The GPLAB tool for MATLAB is used in Genetic Programming, and the solution found by this procedure is converted into a memory mapping to represent the best solution, where it is used to reconfigure the hardware. In the tests, GPLAB found results for logic circuits in a few generations, and for image filters containing efficient solutions, where there was little hardware occupation, especially memory, in the cases this has been presented, with a reduced chromosome size, shows a proposal efficiency. / O uso da tecnologia baseada em Field Programmable Gate Arrays (FPGAs), de forma reconfigurável, para a solução de diversos problemas atuais, tem se tornado um frequente objeto de estudo. Essa técnica é de aplicação viável e promissora na elaboração de sistemas embarcados, porém, a dificuldade em encontrar uma forma flexível e eficiente de realizar tal aplicação é o seu maior problema. Neste trabalho, é apresentada uma arquitetura virtual e reconfigurável (AVR) em FPGA para aplicações em hardware, utilizando um software de Programação Genética na elaboração de uma reconfiguração ótima para esta AVR, de forma a construir um hardware capaz de efetuar uma determinada tarefa em um sistema embarcado. Esta proposta é uma forma simples, flexível e eficiente de realizar aplicações adequadas em sistemas embarcados, quando comparada a outras técnicas de hardware reconfigurável. A representação do fenótipo no sistema evolutivo proposto se baseia em uma rede de elementos de função (EF) bidimensional. A ferramenta GPLAB, para MATLAB, é usada na Programação Genética, e a solução encontrada por esta é convertida em um mapeamento de memória com o cromossomo da melhor solução, onde este é usado para reconfigurar o hardware. Nos testes realizados, a GPLAB encontrou resultados para circuitos lógicos em poucas gerações, e para filtros de imagem encontrou soluções eficientes, onde ocorreu pouca ocupação de hardware, principalmente da memória nos casos apresentados, apresentando um cromossomo de tamanho reduzido, o que demonstra uma boa eficiência da proposta.

Os processos de desenvolvimento de software atuais carecem de técnicas para a concepção, produtiva e com qualidade, de software que faça uso eficiente do potencial de execução paralelo disponibilizado pelo hardware dos sistemas computacionais modernos. Dentro deste contexto desenvolveu-se recentemente o Paradigma Orientado a Notificações (PON). A essência deste paradigma é uma nova organização da lógica do software baseada na notificação direta entre entidades lógico-causais. Um dos maiores efeitos deste paradigma é permitir um menor acoplamento na estrutura do software. Como consequência, o PON permite explorar a questão de paralelização e/ou distribuição de forma mais simples e eficiente do que paradigmas de computação mais usuais como o Paradigma Imperativo e o Paradigma Declarativo. No entanto, a dinâmica de execução do PON, baseada em notificações, não é eficientemente realizada pelo hardware dos sistemas computacionais atuais, fundamentalmente baseado no modelo de von Neumann/Turing (e similares) de execução sequencial. De forma a abordar esta deficiência, esta tese apresenta uma contribuição para o desenvolvimento de uma arquitetura de computação, denominada ARQPON, que é própria para a execução de software desenvolvido segundo o modelo computacional do PON. A ARQPON foi concebida a partir de princípios de generalidade, flexibilidade e escalabilidade, permitindo-a executar software PON de qualquer nível de complexidade a partir de uma memória de programa, sem depender de reconfiguração do hardware que implementa a ARQPON em si. A arquitetura desenvolvida é organizada como um multiprocessador de granularidade fina que executa instruções de forma hierárquica por meio de conjuntos de núcleos especializados. Experimentos realizados sobre um protótipo desta arquitetura demonstram que a ARQPON apresenta ganhos efetivos em avaliações comparativas de desempenho, dadas determinadas condições. Além disso, demonstra-se que alguns aspectos conceituais e de implementação da ARQPON, tais como o modelo de acesso à memória e a escala de paralelização, podem ser melhorados de maneira a favorecer a ARQPON em relação a implementações von Neumann e torná-la uma alternativa ainda mais atrativa para aplicações envolvendo computação paralela. / Current software development processes lack techniques for the productive and quality design of software that makes efficient use of the parallel execution capabilities provided by the hardware of the modern computing systems. In this context, the Notification Oriented Paradigm (NOP) has been recently developed. The essence of this paradigm is a new organization for software logic based on precise notifications among causal-logical entities. One of the main effects of this paradigm is to enable smaller coupling in the software structure. As a consequence, NOP allows the exploitation of parallelization and/or distribution in a simpler and more efficient way than more commonly used programming paradigms, such as the Imperative Paradigm and the Declarative Paradigm. However, the dynamics of execution under NOP, based on notifications, is not efficiently performed by the hardware of current computing systems, which are fundamentally based on the von Neumann/Turing (and similar) model of sequential execution. In order to address this drawback, this thesis presents a contribution to development of a computing architecture, named ARQPON, which is suitable for execution of software developed according to NOP computing model. ARQPON was designed based on principles of generality, flexibility and scalability, which allow it to execute NOP software of any level of complexity by fetching it from a program memory, without the need for reconfiguration of the hardware that implements the ARQPON itself. The developed architecture is organized as a fine grain multiprocessor that executes instruction hierarchically into sets of specialized processor cores. Experiments performed on this architecture show that ARQPON presents effective performance improvements in comparative evaluations, under some conditions. In addition, it is demonstrated that some conceptual and implementation aspects of ARQPON, such as the memory access model and the scale of paralelization, can be further improved in order to favor ARQPON in relation to von Neumann implementations and make it an even more attractive alternative for parallel computing applications.

Este trabalho apresenta uma arquitetura para simulação de circuitos de lógica com binacional de topologia arbitrária, visando interfaceamento com algoritmos evolutivos para fins de geração de hardware. A implementação é em FPGA utilizando a técnica VRC. O simulador permite circuitos compostos por LUTs de número de entradas parametrizável. A livre interconectividade entre as LUTs permite a construção de circuitos cíclicos. A arquitetura é modular e de interfaceamento simples. Alta performance é obtida através do uso de múltiplos módulos de simulação em paralelo, trazendo resultados que ultrapassam os obtidos em outros trabalhos utilizando DPR. / This work presents an architecture for simulation of combinational logic circuits of arbitrary topology, meant to be interfaced with evolutionary algorithms for hardware generation. It was implemented in FPGA using the VRC technique. The simulator allows for circuits composed of LUTs of parametrizable number of imputs. The free interconectivity between LUTs allows the construction of cyclic circuits. The architecture is modular and of simple interfacing. High performance is obtained by the use of multiple simulation modules in parallel, bringing results that surpass the ones obtained from other works based on DPR.

UTFPR; CNPq; CAPES; Fundação Araucária; Ministério da Saúde / Os sistemas de diagnóstico por imagem de ultrassom (US) figuram entre os mais sofisticados equipamentos de processamento de sinais na atualidade. Apesar da alta tecnologia envolvida, a maioria dos sistemas comerciais de imagem possui arquitetura típica “fechada”, não atendendo às exigências de flexibilidade e acesso aos dados de radiofrequência (RF) para desenvolvimento e teste de novas modalidades e técnicas do US. Este trabalho apresenta uma nova arquitetura modular de hardware (front-end), baseada em dispositivos FPGA (Field Programmable Gated Array), e software (back-end), baseada em PC ou DSP, totalmente programável, aberta e flexível, para pesquisa e investigação de técnicas inovadoras para geração de imagens médicas por US. A plataforma desenvolvida ULTRA-ORS (do inglês Ultrasound Open Research System) permite conexão com transdutores multielementos dos tipos lineares, convexos e phased array com frequência central entre 500 kHz e 20 MHz, e capacidade de expansão para operação com transdutores de até 1024 elementos multiplexados. O módulo eletrônico lógico para formação do feixe (beamformer transmitter) possibilita excitação simultaneamente, através de sinais PWM, de 128 canais com formas de ondas arbitrárias, abertura programável, e tensão de excitação de até 200 Vpp, permitindo controle individual de habilitação, amplitude de apodização com até 256 níveis, ângulo de fase e atraso temporal de disparo adequado para focalização na transmissão. O módulo de recepção (beamformer receiver) realiza a aquisição simultânea de 128 canais com taxa de amostragem programável até 50 MHz e resolução de 12 bits. Como item imprescindível deste trabalho, a plataforma proposta possibilita acesso e transferência dos dados de RF digitalizados para um computador através de interfaces seriais ou para kits de DSP para processamento das imagens. Como resultado do projeto de pesquisa, é apresentado um novo sistema digital de US que pode ser utilizado para avaliações das imagens geradas pela técnica beamforming, utilizando como referência a ferramenta de simulação Field II e comparações com as imagens geradas por equipamentos comerciais em phantom mimetizador de tecidos biológicos de US. / Medical ultrasound (US) scanners are amongst the most sophisticated signal processing machines in use today. Even with the recent advances in electronic technology, their typical architecture is often “closed” and does not fit the requirements of flexibility and RF data access to the development and test of new modalities and US techniques. This work presents the development of a novel modular hardware architecture (front-end), FPGA-based (Field Programmable Gated Array) and software (back-end), PC-based or DSP-based, fully programmable, open and flexible, for research and investigation of new techniques for medical US imaging. The proposed platform, ULTRA-ORS (Ultrasound Open Research System), allows connection to linear, convex and phased array transducers with center frequency between 500 kHz and 20 MHz, and expansion capability for operation with transducers up to 1024 multiplexed elements. The transmitter beamformer can excite simultaneously, using PWM signals, 128-channel with arbitrary waveform, programmable aperture, and 200 Vpp excitation voltage, allowing individual enable control, amplitude apodization up to 256 levels, phase angle and proper time delay for focusing on transmission. The receiver beamformer can handle simultaneous 128-channels acquisition with programmable sampling rate up to 50 MHz and 12-bit resolution. As essential item of this work, the platform enables access to the raw RF signals to be transferred to a computer through serial ports or DSP kits for imaging processing. As a result of the research project, we present a new digital US system that can be used for evaluation of images generated by the beamforming technique, using as reference the Field II simulation tool and comparisons with commercial equipment using US tissue-mimicking phantom. / 5000

A presença de cargas não-lineares em um ponto do sistema de distribuição pode deformar a forma de onda de tensão devido ao consumo de correntes não senoidais. O uso de filtros ativos de potência permite uma redução significativa do conteúdo harmônico da corrente de alimentação. Entretanto, as estruturas digitais de controle para estes filtros, particularmente o cálculo das correntes de referência, pode necessitar de processamento de alto desempenho. Neste trabalho se propõe o desenvolvimento de estruturas de controle com alto desempenho de processamento, para aplicação em filtros ativos de potência. Neste sentido, é considerada uma arquitetura que permite processamento paralelo utilizando dispositivos lógicos programáveis. A estrutura desenvolvida utiliza um modelo híbrido com um DSP e uma FPGA. O DSP é utilizado para aquisição de sinais de tensão e corrente, controladores adicionais relacionados a fundamental e acionamento PWM. A FPGA é utilizada para o processamento intensivo do sinal de compensação de harmônicas. Desta forma, através da análise experimental são obtidas reduções significativas nos tempos de processamento comparadas as abordagens tradicionais utilizando somente DSP. Os resultados experimentais validam a estrutura projetada e são comparados com outras arquiteturas relatadas na literatura. / The presence of non-linear loads at a point in the distribution system may deform voltage waveform due to the consumption of non-sinusoidal currents. The use of active power filters allows significant reduction of the harmonic content in the supply current. However, the processing of digital control structures for these filters may require high performance hardware, particularly for reference currents calculation. This work describes the development of hardware structures with high processing capability for application in active power filters. In this sense, it considers an architecture that allows parallel processing using programmable logic devices. The developed structure uses a hybrid model using a DSP and an FPGA. The DSP is used for the acquisition of current and voltage signals, calculation of fundamental current related controllers and PWM generation. The FPGA is used for intensive signal processing, such as the harmonic compensators. In this way, from the experimental analysis, significant reductions of the processing time are achieved when compared to traditional approaches using only DSP. The experimental results validate the designed structure and these results are compared with other ones from architectures reported in the literature.

Este trabalho apresenta a modelagem e implementação em FPGA de sistemas digitais de compensação de desvios para TIADC. O desenvolvimento de todo este trabalho seguiu uma metodologia top-down. Seguindo esta metodologia foi elaborada a modelagem comportamental de um TIADC de dois canais e seus respectivos desvios de offset, ganho e clock skew em Simulink. Além da modelagem comportamental de sistemas digitais para a compensação destes desvios. Para o desvio de clock skew foi utilizada a compensação através de filtros de delay fracionário, mais especificamente, a eficiente estrutura de Farrow. A definição de qual método seria utilizado para o projeto do filtro, e da estrutura de Farrow, exigiu um estudo de diversos métodos de projeto apresentados na literatura. Os sistemas digitais de compensação modelados foram convertidos em código VHDL, para implementação e validação em FPGA. A validação destes sistemas foi realizada utilizando a metodologia de teste FPGA In Loop. Os resultados obtidos com os compensadores de desvio do TIADC demonstram o elevado ganho de desempenho fornecido por estas estruturas. Além deste resultado, este trabalho ilustra o potencial das metodologias de desenvolvimento, implementação e teste em FPGA utilizadas para a obtenção destes compensadores. / This work presents the modeling and FPGA implementation of digital TIADC mismatches compensation systems. The development of the whole work follows a top-down methodology. Following this methodology was developed a two channel TIADC behavior modeling and their respective offset, gain and clock skew mismatches on Simulink. In addition was developed digital mismatch compensation system behavior modeling. For clock skew mismatch compensation fractional delay filters were used, more specifically, the efficient Farrow struct. The definition of wich filter design methodology would be used, and wich Farrow structure, required the study of various design methods presented in literature. The digital compensation systems models were converted to VHDL, for FPGA implementation and validation. These system validation was carried out using the test methodology FPGA In Loop . The results obtained with TIADC mismatch compensators show the high performance gain provided by these structures. Beyond this result, these work illustrates the potential of design, implementation and FPGA test methodologies.