La miniaturisation des circuits et la montée en fréquence constituent deux importants leitmotives des systèmes de communication modernes. En effet, avec l'augmentation permanente du nombre d'utilisateurs du spectre fréquentiel et la multiplication des services de télécommunications offerts, les bandes de fréquences radiofréquences sont saturées et des bandes de fréquences micro-ondes et millimétriques sont à présent allouées à des applications grand public. Ceci exige le développement de technologies innovantes assurant aux circuits intégrés micro-ondes et millimétriques d'excellentes performances en terme de pertes, de facteur de qualité, d'intégration avec un encombrement et coût réduits. Dans cette optique, la technologie silicium constitue le candidat idéal pour satisfaire à ces exigences grâce à sa maturité, son faible coût, sa grande capacité d'intégration et la possibilité de réaliser des circuits intégrés à base de technologies SiGe ou CMOS. Cependant, la forte tangente de pertes et la faible résistivité du silicium dégradent considérablement les performances des circuits passifs aux fréquences micro-ondes et millimétriques. Nos travaux ont donc consisté à développer de nouvelles filières technologiques à faibles pertes pour lever ce verrou technologique et permettre une intégration monolithique de composants passifs avec des circuits intégrés pour un coût très réduit. Le premier chapitre de ce mémoire est dédié à l'état de l'art des différentes solutions technologiques proposées pour contourner les mécanismes à l'origine des pertes dans les interconnexions coplanaires sur substrat silicium. Dans le second chapitre, nous présentons les différentes filières technologiques développées pour optimiser les performances des circuits passifs sur substrat silicium basse résistivité. La première consiste à utiliser une couche organique épaisse faibles pertes pour éloigner les circuits passifs du substrat silicium dispersif. La deuxième solution est basée sur la combi naison de micro-usinage de surface et de dépôt de couche épaisse de polymère toujours à faibles pertes. Enfin, la dernière approche consiste à suspendre nos circuits planaires sur une membrane en polymère afin de supprimer complètement le substrat silicium. Ces technologies ont permis une réduction d'au moins 75 % des pertes d'une ligne de transmission coplanaire 50 W, de même qu'une forte amélioration du facteur de qualité par rapport à une ligne coplanaire sur silicium massif. Le troisième chapitre est consacré à la mise en application de ces filières technologiques faibles pertes à un filtre coplanaire passe-bande centré à 60 GHz ainsi qu'à des antennes planaires fonctionnant dans la bande 24 GHz ISM. Enfin, le dernier chapitre est consacré au développement des briques technologiques nécessaires à l'intégration monolithique faible coût de composants passifs sur membrane polymère (tels que des antennes, inductances, filtres,&) avec les circuits actifs à hétérostructure en SiGe. La compatibilité des principales étapes nécessaires à une telle intégration avec les circuits monolithiques intégrés MMIC a également été étudiée. Une règle de dessin a notamment été définie pour localiser le micro-usinage du silicium sans dégrader les performances des circuits intégrés.

Dans le domaine de l'intégration hybride de puissance, l'opération de câblage des dispositifs semi-conducteurs de puissance est la cause de fortes interactions électriques parasites entre les inductances de connexion, les capacités parasites par rapport au plan de masse, les dispositifs de puissance eux même et leur électronique de commande rapprochée. Ces interactions constituent une source de pollution et d'auto-perturbation EMI d'une part et un facteur de limitation des performances et de la fiabilité d'autre part. La voie de l'intégration monolithique de puissance au sein d'un même cristal constitue une approche intéressante permettant de solutionner simultanément l'ensemble des problèmes induits par l'intégration hybride. Dans ce cadre, les travaux de cette thèse visent à étudier la faisabilité d'une approche d'intégration monolithique intermédiaire où une structure générique multiphasée est décomposée et intégrée sous la forme de deux macro-puces, chacune vient intégrer un réseau d'interrupteurs multiphasés partageant au moins une électrode commune. Chaque macro-puce est un "aiguilleur de courant" déclinée en deux versions : une version "high-side" à anode commune/face arrière de la macro-puce et une version "low-side" à cathode commune/face avant de la macro-puce. Ce mode d'intégration adresse des applications de conversion d'énergie de type DC/AC, AC/DC ou encore des interrupteurs de puissance quatre segments de faible et moyenne puissance. L'étude comporte : la modélisation par simulations physiques/électriques 2D de structures de puces proposées, la validation de la fonctionnalité recherchée sur le plan semi-conducteur (structure physique) et système (circuit électrique), la réalisation de puces "prototype" en salle blanche du LAAS puis les caractérisations préliminaires sous pointes et enfin l'étude de solutions d'assemblage 2D et 3D des puces réalisées sur substrat SMI/DBC constituant à terme des modules de puissance ultra compacts. Les perspectives scientifiques à ce travail reposent sur une approche d'intégration monolithique "ultime" des cellules de commutation au sein d'une seule puce. Cette approche reposerait sur la réunion et sur un agencement original des deux aiguilleurs initialement étudiés et profite des résultats de comparaison de leurs techniques d'assemblage.

L'intégration 3DVLSI, également connue sous le nom d'intégration monolithique ou séquentielle, est présentée et évaluée dans cette thèse comme une alternative à la réduction du nœud technologique des circuits logiques CMOS. L’avantage principal de cette technologie par rapport à l'intégration parallèle 3D, déjà existante, est l'alignement précis entre les niveaux, ce qui permet des contacts 3D réduits et plus proches. Un autre avantage, extrêmement favorable à l’approche 3DVLSI, est l’amélioration du placement et du routage par rapport aux circuits planaires, notamment parce qu’elle permet des interconnexions plus courtes et qu’elle offre a un degré de liberté supplémentaire dans la direction Z pour la conception. Par exemple, les fils les plus longs dans les circuits planaires peuvent ainsi être réduits grâce aux contacts 3DCO, en diminuant les éléments parasites d'interconnexion. Il est ainsi possible d’augmenter la vitesse du circuit et de réduire la puissance électrique. Dans ce contexte, la thèse a été divisée en deux parties. La première partie traite de l’évaluation de la Consommation, des Performances et de la Surface (CPS) et donne des recommandations pour la conception des circuits 3D. La deuxième partie traite la variabilité des circuits 3D en utilisant un modèle statistique unifié, et en proposant une approche pour la variabilité des circuits multi-niveaux. / 3DVLSI integration, also known as monolithic or sequential integration is presented and evaluated in this thesis as a potential contender to continue the scaling for CMOS logic circuits. The main advantage of this technology compared to the already existing 3D parallel integration is its high alignment among tiers, enabling small size and pitch with the inter-tier contacts (3DCO). Another great 3DVLSI feature is its improved capability to place and route circuits, compared to the planar approach: the interconnections can be shorter as the design has an additional degree of freedom in the Z direction. For instance, long wires in planar circuits can cut thanks to 3DCO contacts, lowering the interconnection parasitic elements and speeding up the circuit as well as reducing the power. In this framework, the thesis has been divided into two parts: the first part is dedicated to the evaluation of Performance, Power and Area (PPA) of 3D circuits and gives design guidelines. The second part treats the variability in 3D circuits by using a 3D unified statistical model and propose an approach for the multi-tier variability.

Les travaux présentés dans ce manuscrit traite de l'intégration monolithiqued'une unité d'isolement galvanique optique à l'intérieur de la structure d'un transistor depuissance vertical à ffet de champ 600V. L'unité d'isolement galvanique optique est unphotodétecteur qui est responsable du transfert du signal de commande de parti une unitéde commande externe à le transistor de puissance. L'énergie nécessaire pour commuter ledispositif de puissance est fournie au moyen d'un TIA, suivie d'une commande de grille.Le mémoire de thèse se structure en quatre chapitres équivalents: Introduction et motivation:l'isolement glavanic intégrée pour les dispositifs de puissance, photodiodes intégréscompatibles (JVP) pour les interrupteurs de puissance: Modélisation et conception, IPDfabrication et la caractérisation, et les conclusions et les travaux futurs. Les résultats de cestravaux de recherche sont intéressants pour un large spectre d'applications, spécialementpour les fonctions d'alimentation entièrement intégrés avec et coût de fabrication réduitet des solutions fiables, de haut niveau galvaniques isolement qui sont compacts et rentable. / The work presented in this PhD manuscript deals with the monolithic integrationof an optical galvanic isolation unit within the vertical FET structure of a 600Vpower transistor. The optical galvanic isolation unit is a photodetector that is responsiblefor transferring the gating information signal from an external control unit to the powerswitch. The necessary energy to switch the power device is provided by means of a TIAfollowed by a gate driver. This document has four chapters: introduction and motivation:Integrated glavanic isolation for power devices, Compatible integrated phootdiodes (IPDs)for power switches: Modeling and design, IPD fabrication and characterization, and conclusionsand future work. The results of this research work are interesting for a wide rangeof applications specially as the power electronic community strives for a fully integratedpower function with lower implementation costs and reliable, high level galvanic isolationsolutions that are compact and cost effective.

Dans un contexte où les limites intrinsèques des matériaux classiques de l’industrie CMOS sont en passe d’être atteintes du fait de la forte miniaturisation des composants, le développement de la microélectronique requiert la définition de nouvelles solutions pour combiner sur un même substrat (le silicium) des matériaux différents aux propriétés physiques variées. Ceci devrait permettre d’intégrer sur silicium des fonctionnalités nouvelles. Parmi les matériaux d’intérêt, les oxydes fonctionnels de la famille des pérovskites offrent une large gamme de propriétés et attirent donc une attention particulière. D’autre part, la recherche se porte aussi sur les semi-conducteurs de la classe III-V et le Ge pour leurs propriétés optiques ou de transport de charges. Cependant, la grande hétérogénéité chimique et cristallographique entre ces matériaux rend leur association sur silicium par voie épitaxiale particulièrement délicate. Dans ce contexte, ce travail de thèse consiste en une étude approfondie de l’interface Ge sur SrTiO3et des mécanismes à l’origine des modes d’accommodation et de croissance du semi-conducteur sur le substrat pérovskite. Les échantillons, fabriqués par épitaxie par jets moléculaires, ont été étudiés par caractérisations in situ, au synchrotron, diffraction de rayons X en incidence rasante et spectroscopie de photoémission. Des images de microscopie électronique en transmission sont venues compléter cette étude. La combinaison de ces résultats a permis de comprendre et de décrire deux aspects spécifiques des systèmes III-V et Ge sur SrTiO3. Le mode de croissance Volmer-Weber et la compétition entre les orientations cristallines(001) et (111) du Ge sont décrits dans une première partie. La relation d’épitaxie de Ge/SrTiO3est identifiée et l’influence des énergies d’adhésion et de surface libre du semi-conducteur sur sa croissance est élucidée. Dans une deuxième partie, le mode d’accommodation du Ge est plus spécifiquement étudié. La mise en place d’un réseau de dislocations d’interface est observée expérimentalement et analysée à l’aide d’un modèle numérique. Ce travail de thèse a permis de discuter de l’interface d’un système épitaxié très hétérogène et il ouvre des perspectives intéressantes, liées aux spécificités de l’accommodation aux interfaces semi-conducteurs/oxydes, pour l’intégration monolithique de Ge et de III-V sur des substrats d’oxydes/Si. / With the recent developments of the microelectronic industry, the intrinsic limits of the classical CMOS materials are being reached because of the strong miniaturization. Thus, the microelectronic industry is waiting for new solutions for combining, on the same substrate (silicon), different materials with various physical properties in the framework of integrating new functionalities on silicon. Research is now focusing on perovskite oxides because of the very wide range of properties they are offering (electronic, magnetic, etc.), but also on III-V semiconductors for the development of integrated photonic devices and on Ge for its electronic transport properties. However, combining these materials is challenging due to their strong chemical and crystallographic heterogeneity. Thus, this thesis focuses on the Ge/SrTiO3 system. The accommodation mode and growth mechanism have been studied by in situ, synchrotron-based, characterization methods like grazing incidence X-ray scattering and X-ray photoemission spectroscopy. The samples were prepared by molecular beam epitaxy. Transmission electron microscopy images complemented the study. The combination of these results have allowed for highlighting two specificities of the III-V or Ge/SrTiO3epitaxial systems. In a first chapter, the Volmer-Weber growth mode and a competition between (001)and (111)-oriented Ge islands is described. Epitaxial relationship between Ge and SrTiO3, chemical bonds at the interface and influence of adhesion and surface energies on the growth mode are described. In a second part, the specific accommodation mode of the Ge/SrTiO3 interface is studied. The development of a misfit dislocation network during the growth is experimentally observed and analyzed on the basis of a numerical model of the interface. This work provides state of the art understanding of the interface of weakly bonded epitaxial systems and opens interesting perspectives, especially related to the accommodation mode of semiconductors/oxides interfaces, for the monolithic integration of III-V or Ge on oxides/Si substrates.

Les travaux développés ici traitent de la mise en Suvre de techniques de protection et de linéarisation permettant aux modules d'amplification de puissance de répondre à toutes les contraintes de la téléphonie mobile que sont la robustesse, la linéarité, une très faible consommation, la miniaturisation et le coût. Dans une première partie, nous traitons de l'amélioration de la robustesse des amplificateurs de puissance RF vis-à-vis des désadaptations d'impédance induites par les variations d'environnement de l'antenne du téléphone portable. L'analyse des mécanismes de défaillance, des transistors HBT GaAs et HBT SiGe, nous mène à conclure à la nécessaire limitation du courant de l'étage final. Nous avons alors conçu un circuit de protection original, basé sur la détection précise du courant collecteur des transistors de puissance. De très faibles dimensions et monolithiquement intégrable, ce circuit n'altère ni la puissance de sortie, ni le rendement en puissance ajoutée lorsque l'amplificateur est nominalement chargé sur 50 Ohms. Un amplificateur de puissance RF intégrant ce dispositif a supporté tous les tests de robustesse jusqu'à des valeurs de VSWR supérieures à dix et pour des tensions de batterie supérieures à cinq volts. La simplicité et l'efficacité du circuit de détection de courant nous a conduit, dans un second temps, à envisager la conception d'un circuit de linéarisation monolithiquement intégrable sur un amplificateur de puissance RF, pour les standards EDGE et WCDMA. Le principe de linéarisation par injection d'enveloppe a alors été mis en Suvre grâce à une nouvelle topologie pour la détection de l'enveloppe du signal modulé. En raison de la très faible consommation en courant du dispositif innovant de linéarisation, il devient possible de s'affranchir du compromis linéarité/rendement en puissance ajoutée, intervenant généralement. Ce dispositif a été implémenté sur un amplificateur de puissance en technologie HBT SiGe. La Linéarité de l'amplificate ur a ainsi été améliorée de 12 dB à la puissance de sortie nominale, tout en maintenant constant le rendement en puissance ajoutée de l'amplificateur, même pour les faibles puissances de sortie (low power mode).

Ce travail porte sur la conception, la fabrication et la caractérisation d’une photodiode très haut débit (UTC PD) et son intégration avec un préamplificateur optique à semi-conducteur (SOA) pour les liaisons optiques à courte distance à 100 Gbit/s en bandes C et O. Il porte également sur la conception d'un duplexeur (Tx / Rx) avec liaison montante en bande C et liaison descendante en bande O. L'intégration monolithique d’un SOA avec une photodiode haut débit sans filtre optique entre les deux présente des avantages majeurs parmi lesquels: - Augmentation de la distance de transmission. - Augmentation du nombre d'utilisateurs connectés. - Diminution des coûts globaux de fabrication incluant l’assemblage. La première partie de cette étude porte sur l'optimisation SOA pour un fonctionnement à forte puissance (Psat). Un faible facteur de bruit (NF) et une faible dépendance à la polarisation (PDL) sont requis pour les récepteurs préamplifiés. De plus, un fonctionnement du et opérer en régime linéaire est nécessaire pour les schémas de modulation complexes. Le SOA actuel possède un gain de 18 dB avec un facteur de bruit de 8 dB, une faible PDL (<2 dB), et une bonne puissance de saturation en entrée (-8 dBm). Grâce à l’optimisation de la structure verticale du SOA et de son couplage avec la fibre les performances attendues sont améliores : Psat >-5 dBm, NF <8 dB, PDL et gain similaire. D'autre part, les interconnexions électriques de la photodiode ont été optimisées ce qui a permis de démontrer des photodiodes avec une bande passante supérieure à 100 GHz. Les photodiodes présentent un fort coefficient de réponse (R) (0,6 A/W à 1,3 μm et 0,55 A/W à 1,55 μm) et une faible PDL <1 dB. Un fort courant de saturation de 14 mA à 100 GHz a aussi été démonté. Enfin, la caractérisation des SOA-UTC réalisés a montré simultanément une très forte responsivité (95 A/W), une faible dépendance à la polarisation PDL (<2 dB), un faible NF (8 dB) et une large bande passante à 3 dB (> 95 GHz), qui placent nos composants au meilleur niveau de l’état de l’art avec un produit gain-bande record de 6,1 THz. Les Mesures numériques à 64 Gbit/s montrent que notre récepteur atteint une sensibilité de -17 dBm pour un taux d'erreur de 10-9, et la sensibilité attendue à 100 Gbit/s est de -14 dBm / This work focuses on the design, fabrication and measurements of a uni-travelling carrier high speed photodiode (UTC PD) and its integration with a semiconductor optical preamplifier (SOA) for short reach 100 Gbit/s optical links, in O- and C- bands. This work also focuses on the design of a duplexer (Tx/Rx) with downstream in O-band and upstream in C-band. The SOA monolithic integration with a high speed PD without an optical filter in between yields major benefits among which: - Increase in the transmission distance. - Increase in the split ratio correlated to the number of connected users. - Decrease of the overall fabrication and assembling cost. The first part of this work is dedicated to optimizing the SOA for high power operation (Psat). The low noise figure (NF), and polarization dependence loss (PDL) are critical parameters for a preamplified receiver. Also complex modulation formats require linear gain regime of the SOA. The current SOA presents 18 dB gain with NF (8 dB), low PDL (<2 dB), and good input power saturation (-8 dBm). Thanks to further optimization of the SOA vertical structure and coupling with the optical fiber, the expected SOA performance is higher Psat >-5 dBm, NF <8 dB, similar PDL and gain. Secondly, the electrical interconnects of the photodiode is optimized to increase the photodiodes’ bandwidth, which allows to demonstrate photodiode with >100 GHz bandwidth. The PD presents high responsivity (R) (0,6 A/W at 1,3 μm and 0.55 A/W at 1,55 μm) and low PDL <1 dB. Also the saturation photocurrent is high (14 mA at 100 GHz). Finally, the SOA-UTC demonstrates high responsivity (95 A/W), low PDL (<2 dB), low NF (8 dB) and a wide 3 dB bandwidth (>95 GHz), which yields a record gain-bandwidth product of 6.1 THz. Large signal measurements at 64 Gbit/s show that our receiver reaches a low sensitivity of -17 dBm for a bit error rate of 10-9, and is expected to reach -14 dBm at 100 Gbit/s

Actuellement, le module de puissance (convertisseur de puissance) standard hybride 2D est la technologie de référence qui domine le marché de la moyenne et de la forte puissance. Ce dernier se présente sous la forme d'un boitier à multi-puces discrètes. Les puces à semi-conducteur sont reliées entre elles par des faisceaux de wire-bonding (câblage par fils) pour former des cellules de commutation. La technologie d'interconnexion wire-bonding présente une grande maturité technologique, et ses modes de défaillance sont bien connus aujourd'hui. Toutefois, cette technologie est un facteur limitant en termes de performances électrique et thermomécanique, d'intégrabilité tridimensionnelle et de productivité. Ces travaux de thèse ont pour objectif de proposer et d'étudier de nouvelles architectures de convertisseurs de puissance très intégrés. Comparée à la technologie hybride, dite de référence, les architectures proposées visent à un degré d'intégration plus poussé, avec un effort d'intégration partagé et conjoint au niveau semi-conducteur (intégration monolithique) et au niveau assemblage (intégration hybride). L'intégration monolithique consiste à intégrer les interrupteurs formant les cellules de commutation dans de nouvelles architectures de puces, passant ainsi de la notion de puce dipôle à celle de macro-puce multi-pôle. L'intégration hybride repose sur le développement de nouvelles technologies de report et d'assemblage de ces macro-puces. Pour valider les trois nouvelles architectures d'intégrations proposées, la démarche a consisté dans un premier temps à étudier et valider le fonctionnement des nouvelles puces par des simulations SentaurusTM TCAD. Ensuite, les puces multi-pôles ont été réalisées en s'appuyant sur la filière IGBT disponible dans la plateforme de micro-fabrication du LAAS-CNRS. Pour finir, les puces ont été reportées sur des cartes PCB, afin de réaliser des circuits de conversions prototypes. La maille de commutation très intégrée proposée présente une inductance parasite inférieure au nanohenry, ce qui est remarquable comparée à ce qui est présenté dans l'état de l'art (env. 20 nH). / Currently, the standard 2D hybrid power module (power converter) is the reference technology for the medium and high power market. This hybrid power module is a discrete multi-chip case. The semi-conductor chips are interconnected by wire-bonding to form switching cells. The wire-bonding interconnection technology is a limiting factor in terms of electrical and thermomechanical performances, three-dimensional integrability and productivity. The aim of this thesis is to study new architectures of very integrated power converters. Compared to the so-called hybrid reference technology, the proposed architectures aim at a greater degree of integration, with an integration at both the semi-conductor level (monolithic integration) and the packaging level (hybrid integration). Monolithic integration consists in integrating switching cells into new multi-terminal macro-chip architectures. Hybrid integration consists in developing of new technologies to assemble these macro-chips. To validate the different proposed integration architectures, the first step was to study and validate the operating modes of the new chips by SentaurusTM TCAD simulations. Then, the multi-terminal chips were realized in the micro and nanotechnology platform of LAAS-CNRS laboratory. Finally, the chips were bonded on PCB substrates to realize power converter circuit prototypes. The highly integrated switching loop presents a stray inductance loop lower than one nanohenry, wich is an important improvement as compared to the values reported in literature (about 20 nH).

La gestion, la manipulation et le stockage de données sont aujourd’hui de réels challenges. Pour supporter cette réalité, le besoin de technologies mémoires plus efficaces, moins énergivores, moins coûteuses à fabriquer et plus denses que les technologies actuelles s’intensifie. Parmi les technologies mémoires émergentes se trouve la technologie mémoire résistive, dans laquelle l’information est stockée sous forme de résistance électrique au sein d’une couche d’oxyde entre deux électrodes conductrices. Le plus gros frein à l’émergence de tels dispositifs mémoires résistives en matrices passives à deux terminaux est l’existence d’importants courants de fuites (ou sneak paths) venant perturber l’adressage individuel de chaque point de la matrice. Les dispositifs complementary resistive switching (CRS), consistant en deux dispositifs OxRRAM agencés dos à dos, constituent une solution performante à ces courants de fuites et sont facilement intégrables dans le back-end-of-line (BEOL) de la technologie CMOS. Cette thèse a permis d’apporter la preuve de concept de la fabrication et de l’intégration de dispositifs CRS de façon 3D monolithique dans le BEOL du CMOS. / In our digital era, management, manipulation and data storage are real challenges. To support this reality the need for more efficient, less energy and money consuming memory technologies is drastically increasing. Among those emerging memory technologies we find the oxide resistive memory technology (OxRRAM), where the information is stored as the electrical resistance of a switching oxide in sandwich between two metallic electrodes. Resistive memories are really interested if used inside passive memory matrix. However the main drawback of this architecture remains related to sneak path currents occurring when addressing any point in the passive matrix. To face this problem complementary resistive switching devices (CRS), consisting in two OxRRAM back to back, have been proposed as efficient and costless BEOL CMOS compatible solution. This thesis brought the proof of concept of fabrication and 3D monolithic integration of CRS devices in CMOS BEOL.