Ce travail a pour objectif de mieux comprendre et maîtriser les défaillances mécaniques par fissuration liées à la réduction d'échelle des circuits intégrés appliquant la mécanique de la rupture à la microélectronique. La démarche scientifique pour discuter de l'intégrité mécanique de structures complexes telles que les interconnexions, a été conduite en deux étapes.<br /><br />- Comprendre et caractériser les mécanismes de fissurations sur les films minces fragiles de low-k par deux méthodes expérimentales, nanoindentation coin de cube et multifissuration canalisée en flexion 4 points. Les valeurs de ténacités obtenues, étant les plus critiques, servent ainsi de valeurs seuils pour estimer les risques de rupture d'une structure d'interconnexion.<br />- Estimer les risques de perte d'intégrité d'une structure par des approches numériques par Eléments finis. L'une est basée sur un critère d'amorçage de fissure aux singularités géométriques et matérielles, la seconde sur un critère énergétique de propagation de fissure pré-existante.<br /><br />Les résultats obtenus permettent d'établir les tendances générales d'influence de l'architecture des structures sur leur risque de fissuration.

Afin de poursuivre la croissance imposée par la loi de Moore, les circuits numériques deviennent de plus en plus parallèles, avec un nombre important d'unités de calcul distinctes. L'utilisation de l'optique peut s'avérer intéressante pour leur assurer une bande passante élevée. Au contraire, les liens traditionnels (électriques) commencent à montrer leurs limites en terme de consommation par unité d'information échangée. Dans un tel contexte, il est alors nécessaire de développer des interconnexions optiques dont les procédés de fabrication restent compatibles avec le standard CMOS. Si le transport de la lumière est aisé à obtenir au voisinage de 1.55 μm avec le couple Silicium/Silice, l'obtention de sources LASER est nettement plus difficile puisque le silicium (gap indirect) ne permet pas de réaliser le gain optique requis. Une solution consiste alors à reporter par collage moléculaire des vignettes de composés à base de semi-conducteurs III-V.Dans cette thèse, nous nous intéresserons uniquement à une source bien particulière, basée sur les modes de galerie (WGM) dans les résonateurs à symétrie circulaire, de quelques micromètres de rayon. Nous verrons comment tirer profit des éléments a priori perturbateurs que sont les contacts électriques (absorbants) de sorte à diminuer le seuil LASER. La mise en place d'un modèle semianalytique permet d'obtenir un dimensionnement ultra-rapide de la source monolithique obtenue, en optimisant la géométrie et la position des électrodes de contact. La collection de la lumière dans un guide par couplage évanescent donne lieu à de complexes interactions. Là encore, une modélisation à partir de la théorie des modes couplés a permis d'en comprendre les rouages, et d'en tirer profit. Le guide lui-même peut alors servir à favoriser une seule et unique longueur d'onde d'émission. Avec des éléments actifs situés à proximité de ces guides, on peut même obtenir une source ultra-compacte et modulable dont on contrôle la longueur d'onde d'émission par un élément extérieur au LASER. La dernière partie de cette thèse fournit des résultats expérimentaux, obtenus avec une chaine "pilote" sur des wafers 200 mm (CEA LETI) en se limitant à des procédés CMOS. On démontre donc la faisabilité des sources proposées dans les chapitres précédents ainsi que la possibilité de les intégrer un lien optique complet (source, routage et détection).

Avec la miniaturisation des circuits intégrés, le délai de transmission dû aux interconnexions a fortement augmenté. Pour limiter cet effet parasite, le SiO2 intégré en tant qu'isolant entre les lignes métalliques a été remplacé par des matériaux diélectriques à plus faible permittivité diélectrique dits Low-κ. La principale approche pour élaborer ces matériaux est de diminuer la densité en incorporant de la porosité dans des matériaux à base de SiOCH. L'introduction de ces matériaux peu denses a cependant diminué la fiabilité : sous tension, le diélectrique SiOCH poreux est traversé par des courants de fuite et peut claquer, générant des défaillances dans le circuit. La problématique pour l'industriel est de comprendre les mécanismes de dégradation du diélectrique Low-κ afin de déterminer sa durée de vie aux conditions de température et de tension de fonctionnement. Dans ce contexte, les travaux de cette thèse ont consisté à étudier les mécanismes de conduction liés aux courant de fuite afin d'extraire des paramètres quantitatifs représentatifs de l'intégrité électrique du matériau. Nous avons utilisé ces paramètres afin de suivre le vieillissement du matériau soumis à une contrainte électrique. Nous avons également introduit la spectroscopie d'impédance à basse fréquence comme moyen de caractérisation du diélectrique Low-κ. Cet outil nous a permis de caractériser le diélectrique intermétallique de façon non agressive et d'identifier des phénomènes de transport de charges et de diffusion métallique à très basses tensions qui offrent des perspectives pour l'étude de la fiabilité diélectrique des interconnexions.

La miniaturisation nécessaire à l'accroissement des performances des composants microélectroniques est en passe d'atteindre ses limites. Ainsi, une nouvelle approche dite " intégration 3D " semble prometteuse pour outrepasser les limitations observées. Cette nouvelle intégration consiste à empiler les différentes puces qui sont reliées entre elles par des vias appelées Through Silicon Vias (TSV). L'une des clés pour la réalisation de circuits en 3 dimensions est la métallisation des TSVs. Cette dernière nécessite les dépôts d'une barrière et d'une couche d'accroche qui sert à initier le remplissage par électrolyse. Ces travaux s'intéressent plus spécifiquement à la réalisation de la couche d'accroche et au remplissage des TSVs.La couche d'accroche est généralement déposée par pulvérisation, ce qui ne permet pas d'obtenir une couverture de marche satisfaisante pour la réalisation du remplissage. Cette étude propose une solution électrolytique appelée SLE (Seed Layer Enhancement) qui permet de restaurer la continuité de la couche d'accroche déposée par PVD. L'application de ce procédé associé à un traitement de désoxydation de la surface permet l'optimisation de la nucléation du cuivre et donc la réalisation d'une couche de cuivre continue et conforme. Le procédé SLE a été intégré à la séquence de métallisation et a démontré sa capacité à initier un remplissage superconforme. De plus, des tests électriques ont confirmé l'efficacité du procédé SLE une fois intégré. Ces expériences ont ouvert la voie à l'étude du dépôt électrolytique de cuivre direct sur la barrière à la diffusion du cuivre, c'est le procédé Direct On Barrier. Les premiers résultats ont permis de démontrer la possibilité de déposer une couche de cuivre conforme sur des barrières résistives. Le second volet de ces travaux s'intéresse au remplissage par électrolyse des TSVs. Dans ce but, deux électrolytes (d'ancienne et de nouvelle génération) ont été considérés. L'effet des additifs sur le dépôt et leurs actions sur le remplissage superconforme ont été étudiés par voltampérométrie et chronopotentiométrie pour chacune des solutions. Ces analyses ont permis de monter deux mécanismes de remplissage différents principalement dû à l'action de l'additif inhibiteur durant l'électrolyse. Contrairement au cas de l'électrolyte d'ancienne génération inspiré des procédés pour le damascène, l'inhibiteur de l'électrolyte de nouvelle génération s'adsorbe fortement et irréversiblement à la surface du cuivre. Il bloque efficacement la croissance sur les flancs et le haut des TSVs, sans toutefois pouvoir contrarier l'action de l'accélérateur en fond de motif.

Les progrès constants en miniaturisation des transistors et l'augmentation des fréquences des signaux utilisés sont les principales tendances dans l'évolution des circuits électroniques. Avec ces évolutions apparaissent de nombreux effets indésirables qui perturbent le comportement des systèmes électroniques et sont soupçonnés d'être responsables de la majorité des dégradations de signaux dans les systèmes en haute fréquence. Des retards de propagation indésirables sont ainsi introduits par la présence des interconnexions, et la diaphonie, phénomène dû aux couplages entre lignes d'interconnexions, peut éventuellement provoquer des commutations non désirées des transistors. La prise en compte des interconnexions, dès les premières phases de conception d'un système, est par conséquent devenue une nécessité ces dernières années. Mais la simulation temporelle d'un réseau d'interconnexions est très gourmande en temps de calcul, ce qui impacte la durée globale de conception. Le remplacement des modèles électriques, décrivant précisément les interconnexions, par des modèles plus simples est primordial pour limiter les coûts de calcul. Une méthode de réduction d'ordre des modèles peut alors être employée pour effectuer cette opération efficacement. Le modèle final doit en effet décrire assez précisément certains aspects importants du modèle original et conserver les propriétés importantes du réseau d'interconnexions. Cette démarche permettra aux concepteurs d'effectuer des simulations temporelles rapides et d'étudier les paramètres d'intégrité du signal tel que le retard, le temps de montée, le dépassement....L'objectif de cette thèse est d'établir un nouvel outil de réduction de complexité des modèles de réseaux d'interconnexions. Différentes descriptions initiales des systèmes d'interconnexions sont envisagées : modèles circuits (fonctions de transfert) ou mesures fréquentielles. L'approche développée repose sur l'utilisation des fonctions orthogonales de Müntz-Laguerre et de Kautz afin de décrire mathématiquement, de manière précise, le système d'origine. Un opérateur linéaire, lié à ces fonctions de base, est ensuite appliqué pour déterminer un modèle rationnel de moindre complexité. La technique proposée est comparée à d'autres méthodes de la littérature d'abord sur des exemples académiques. Tout le potentiel de la méthode est ensuite illustré par sa mise en œuvre sur des réseaux d'interconnexions.

Les nanotubes de carbone (NTC) possèdent des propriétés électriques pouvant répondre aux futures demandes de la microélectronique. Toutefois, des méthodes d'intégration de ces nano-objets dans des systèmes complexes doivent être développées. Le but de ces travaux de thèse était le développement d'un procédé permettant de déposer sélectivement des NTC doubles parois de manière orientée, et ce, à l'échelle d'un wafer de silicium. Un certain nombre de méthodes ont été développées. L'utilisation d'une pulvérisation de suspension de NTC couplée à différentes méthodes de microstructuration a permis de réaliser, à de grandes échelles, des dépôts de tapis de NTC microstructurés à des résolutions de l'ordre du micron. Bien que ne répondant pas à tous les critères requis pour la microélectronique ces techniques de dépôt ont pu trouver une application dans le domaine de l'ingénierie tissulaire. Ces travaux ont donné lieu à un dépôt de brevet. Afin d'améliorer les méthodes de synthèse de nos échantillons de NTC conducteurs, une technique de caractérisation grande échelle des caractéristiques électriques de NTC a été mise en œuvre. En effet, l'impossibilité d'obtenir une information statistique sur les propriétés des NTC présents dans un échantillon entravait les possibilités d'optimisation. La technique développée se base sur l'étude de la réponse d'un ensemble de NTC soumis à une forte rampe de tension. La destruction successive des NTC permet de mesurer les propriétés de nano-objets individuels et ainsi de rapidement tirer des données statistiques. Finalement, une technique originale basée sur la manipulation de NTC par des champs électriques et des forces capillaires a été développée. Le contrôle des forces capillaires permet de concentrer des NTC dans une cavité où ces derniers seront piégés et alignés par un champ électrique. Cette technique a permis non seulement d'obtenir des connexions en NTC denses et très conductrices mais également de réaliser dive rs dispositifs fonctionnels tels que des nano-résonateurs ou encore des capteurs.

Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements « Face to Face », « Face to Back » et par « Interposer » sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D « mémoire sur processeur » (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge. / This PhD work deals with characterization and electrical modeling of interconnection networks for 3D stacking of advanced integrated circuits. First, characterization tools have been developed for basic interconnect element specific of the 3D integration : ReDistribution Layer (RDL) interconnect, Back End Of Lines (BEOL) interconnect, Through Silicon Via (TSV) and Copper Pillar. Equivalent models are proposed and then validated on a broad band frequency (MHz-GHz) by electromagnetic modeling. An analysis of global electrical performances of interconnections networks is investigated for 3D wafer stacking. Face to Face, Face to Back and Interposer stacking are compared in order to establish their performances in term of data rate transmission. A study is also carried on 2D inductances integrated in the BEOL to find out which electrical performances are strongly impacted by the stacking of silicon substrate. The last part is dedicated to the optimization strategies of the 3D circuits performances in order to maximize their frequency bandwidth, to minimize the propagation delays and to insure the signal integrity (eye diagram). Answers are given to the 3D circuits designers for determining the best choices of chips orientation, routing and integration density. These results are valued on a concrete application of 3D circuits “memory on processor” (Wide I/O) where obtaining the required specifications on data rate (Gbyps) remain a real challenge.

Les circuits intégrés sont partie prenante de tous les secteurs industriels et de la vie couranteactuels. Leurs dimensions sont sans cesse réduites afin d’accroître leurs performances. Cetteminiaturisation s’accompagne notamment d’une densification et d’une complexification du réseaud’interconnexions. Les interconnexions, lignes métalliques chargées de transporter le signalélectrique dans les circuits apparaissent ainsi plus sensibles à la dégradation par électromigration.Ceci, compte tenu des fortes densités de courant qu’elles transportent. Il se trouve donc dans lesnoeuds technologiques avancés, de plus en plus difficile de garantir le niveau de fiabilité requis pourles interconnexions.La réduction de la durée de vie des interconnexions est liée à la fois à la difficulté croissanteà réaliser les étapes de procédés pour les géométries souhaitées et à l’augmentation de la dispersiondes temps à la défaillance. Dans un premier temps, nous avons poussé la compréhension desmécanismes en jeu lors de la dégradation par électromigration. Nous avons ainsi mis en évidence lerôle joué par la microstructure et la composition chimique des lignes de cuivre dans l’augmentationde leur durée de vie. Dans un second volet, l’accent a été porté sur l’amélioration de l’analysestatistique des durées de vie avec un focus sur les défaillances précoces et les distributionsbimodales qu’elles engendrent. De même, la structure multi liens que nous avons mise au pointpermet de répondre à la question fondamentale de l’augmentation de l’échantillonnage de test ;améliorant ainsi la précision aux faibles taux de défaillance pour des projections robustes des duréesde vie. / Integrated circuits are part of our nowadays life as they are presents everywhere; as well as in daily life or industry. They are continuously downscaled to increase their performances. As a result, this downscaling lead to complex interconnects grid architectures. Interconnects which are metal lines carrying electric signal in the circuit are thus more and more sensitive to electromigration failure. This I because of increasingly higher current densities they carry. Obviously, in advanced technology nodes, it is more and more difficult to ensure the reliability level required for interconnects. Interconnects lifetime reduction is linked to increasing difficulty to perform all process steps with these very small features and also to increasing failure times dispersion. In the first part of the work presented here, we deepened the understanding of mechanisms involved during electromigration degradation. We have thus shown the fundamental role played by the microstructure and the chemical composition of the line in increasing its lifetime. The second part of the work dealt with the improvement of statistical analysis of failure times. We thus focused on early failures and the bimodal failure times distributions they generate. As far as that goes, the multilink structure we have designed answers the fundamental question of increase test sampling. This lead then to improved precision at very low failure rates for robust lifetime's extrapolation to use conditions.

Les travaux de recherche, dont la synthèse est présentée dans ce manuscrit, portent sur la conception de systèmes reconfigurables dynamiquement. L'évolution constante des applications et le besoin toujours croissant de performances imposent le développement de nouvelles architectures performantes et flexibles. Ces contraintes ont amené à une complexification des architectures, de leurs mécanismes de reconfiguration et de leur gestion. Dans le premier axe de travail, nous proposons des architectures offrant un bon compromis performances, consommation d'énergie, flexibilité. Afin de simplifier la conception de ces architectures et de leur gestion nous avons proposé un langage de description haut niveau qui permet de générer l'architecture mais aussi de paramétrer ses outils de développement. Les systèmes sur puce moderne incluent un grand nombre de fonctionnalités hétérogènes, et doivent faire face à des problèmes liés à la réduction des dimensions technologiques. Pour répondre à ces difficultés, le concept de réseau intégré sur silicium semble prometteur. Dans notre deuxième axe, nous étudions de nouveaux codages et l'utilisation de nouvelles technologies pour réduire la consommation des interconnexions tout en améliorant leur fiabilité. Nous travaillons également à la définition de réseaux flexibles adaptés au paradigme de la reconfiguration dynamique. L'émergence de systèmes intégrant une zone reconfigurable dynamiquement nécessite l'emploi d'outils et de mécanismes spécifiques. En particulier, la présence d'un système d'exploitation adapté devient nécessaire. Celui-ci doit être capable, au minimum, d'ordonnancer les tâches à exécuter, d'assurer le partage des moyens de communication et d'offrir un modèle de déploiement d'applications indépendant de l'architecture cible. Le deuxième enjeu de cet axe vient de la nécessité de développer des architectures tolérantes aux fautes. Ainsi la mise en place de gestions spécifiques permet de développer des systèmes reconfigurables dynamiquement sûrs de fonctionnement.

Les automates cellulaires, composes d'un grand nombre de processeurs élémentaires, permettent un traitement rapide et efficace de certaines algorithmes. Le présent travail étudie la possibilité d'une implantation parallèle d'un tel automate sur un circuit intégré avec des entrées optiques en utilisant des photodiodes intégrées et un illuminateur de tableaux et des sorties optoélectroniques avec des modulateurs a puits quantiques multiples. Différents composants ont été étudiés et réalisés dans ce but: illuminateur de tableaux réalisé sur un hologramme en utilisant l'effet d'imagerie de talbot. Une amélioration des aberrations chromatiques est proposée en changeant les conditions d'enregistrement; circuit électronique intégrée VLSI contenant un seul processeur élémentaire avec des photodiodes intégrées pour les entrées optiques et les plots de sortie spéciaux pour les modulateurs; modulateurs opto-électroniques a puits quantiques multiples. Un montage expérimental a été réalisé en éclairant une photodiode avec une diode laser a 999 nm. L'estimation des performances de l'automate propose montre sa haute capacité de calcul et de connexion.