Ce travail présente un modèle de décharge permettant de prédire le comportement d'un isolateur pollué soumis à différents types de tensions. Ce modèle est basé sur des considérations énergétiques et utilise les caractéristiques physiques de l'arc ainsi qu'un circuit électrique équivalent. Un nouveau critère analytique de propagation de la décharge faisant intervenir l'impédance équivalente d'un circuit électrique simulant un isolateur pollué sur lequel une décharge s'est produite, est présenté. <br />Pour tenir compte de l'évolution du phénomène de propagation de la décharge dans le temps, un modèle dynamique autonome est développé. Ce modèle permet de calculer la tension de contournement des isolateurs et de décrire la dynamique de l'arc en tenant compte du changement de la résistance de l'arc, du profil de l'isolateur, de la constriction des lignes de courant au pied de la décharge, de la variation du rayon de l'arc, de la vitesse instantanée de propagation de la décharge et du type d'onde de tension appliquée (continue, biexponentielle ou alternative). <br />Les caractéristiques obtenues à partir du modèle sont conformes aux observations et mesures effectuées en laboratoire.

Avec la miniaturisation des circuits intégrés, le délai de transmission dû aux interconnexions a fortement augmenté. Pour limiter cet effet parasite, le SiO2 intégré en tant qu'isolant entre les lignes métalliques a été remplacé par des matériaux diélectriques à plus faible permittivité diélectrique dits Low-κ. La principale approche pour élaborer ces matériaux est de diminuer la densité en incorporant de la porosité dans des matériaux à base de SiOCH. L'introduction de ces matériaux peu denses a cependant diminué la fiabilité : sous tension, le diélectrique SiOCH poreux est traversé par des courants de fuite et peut claquer, générant des défaillances dans le circuit. La problématique pour l'industriel est de comprendre les mécanismes de dégradation du diélectrique Low-κ afin de déterminer sa durée de vie aux conditions de température et de tension de fonctionnement. Dans ce contexte, les travaux de cette thèse ont consisté à étudier les mécanismes de conduction liés aux courant de fuite afin d'extraire des paramètres quantitatifs représentatifs de l'intégrité électrique du matériau. Nous avons utilisé ces paramètres afin de suivre le vieillissement du matériau soumis à une contrainte électrique. Nous avons également introduit la spectroscopie d'impédance à basse fréquence comme moyen de caractérisation du diélectrique Low-κ. Cet outil nous a permis de caractériser le diélectrique intermétallique de façon non agressive et d'identifier des phénomènes de transport de charges et de diffusion métallique à très basses tensions qui offrent des perspectives pour l'étude de la fiabilité diélectrique des interconnexions.

Nos travaux concernent la modélisation des structures MOS affectées par des défauts qui détériorent leurs propriétés électriques et par conséquent celles des dispositifs mémoires. Nous avons attaché une grande importance à la compréhension des phénomènes liés à la miniaturisation de la capacité et du transistor MOS qui sont les composants électroniques élémentaires des mémoires. Nos modèles basés sur de nombreuses études réalisées sur ces sujets, représentent de nouveaux outils d'analyses pour créer les modèles de base décrivant le fonctionnement plus complexe des dispositifs mémoires. Après un rappel des notations et des équations de base utilisées pour les capacités MOS et les transistors MOS, nous retraçons l'évolution des dispositifs mémoires jusqu'aux mémoires à nanocristaux. Dans une deuxième partie de notre travail, nous décrivons les différentes modélisations de la capacité MOS développées en fonction de l'effet parasite considéré : la poly-désertion de la grille, la non uniformité du dopage du substrat, de l‘épaisseur d'oxyde et des charges fixes présentes dans la couche d'isolant. Nous avons ainsi pu proposer une méthode de détermination de la répartition de la charge générée dans l'oxyde par des stress électriques ainsi qu'une analyse de l'origine de ces charges. La troisième partie est consacrée aux modélisations du transistor MOS basées sur une approche segmentée. Celle-ci a été appliquée à l'étude des résistances séries et aux modélisations des dopages (grille et substrat), puis étendue à la modélisation des transistors à isolants ultra-minces. Nous présentons notamment les modifications de la caractéristique IDS(VGS,VDS) du transistor MOS induites par les non uniformités énumérées ci-dessus. Enfin, nous appliquons nos modèles aux mémoires à nanocristaux de silicium. Nous proposons une modélisation de la charge localisée dans les nodules proches du drain, ce qui nous a permis de développer un modèle simulant l'opération d'écriture de ces mémoires. Les caractérisations électriques de ces structures à piégeages discrets sont également analysées à l'aide de nos modèles.

Avec la miniaturisation continue des circuits intégrés et le remplacement de l'oxyde de silicium par des diélectriques low-k poreux à base de SiOCH, la fiabilité des circuits microélectroniques a été fortement compromise. Il est aujourd'hui extrêmement important de mieux appréhender les mécanismes de dégradation au sein de ces matériaux afin de réaliser une estimation précise de leur durée de vie. Dans ce contexte, ces travaux de thèse ont consisté à étudier les mécanismes de dégradation au sein du diélectrique afin de proposer un modèle de durée de vie plus pertinent. Par une étude statistique du temps à la défaillance sous différents types de stress électrique, un mécanisme de génération des défauts par impact est mis en évidence. En l'associant au mécanisme de conduction au sein du diélectrique, il a été possible de développer un modèle de durée de vie cohérent pour les interconnexions permettant une estimation de la durée de vie plus fiable que les modèles de la littérature. L'impact du piégeage de charges dans le diélectrique a ensuite été analysé grâce à ce modèle.

Avec la miniaturisation des circuits intégrés, le délai de transmission dû aux interconnexions a fortement augmenté. Pour limiter cet effet parasite, le SiO2 intégré en tant qu'isolant entre les lignes métalliques a été remplacé par des matériaux diélectriques à plus faible permittivité diélectrique dits Low-κ. La principale approche pour élaborer ces matériaux est de diminuer la densité en incorporant de la porosité dans des matériaux à base de SiOCH. L'introduction de ces matériaux peu denses a cependant diminué la fiabilité : sous tension, le diélectrique SiOCH poreux est traversé par des courants de fuite et peut claquer, générant des défaillances dans le circuit. La problématique pour l'industriel est de comprendre les mécanismes de dégradation du diélectrique Low-κ afin de déterminer sa durée de vie aux conditions de température et de tension de fonctionnement. Dans ce contexte, les travaux de cette thèse ont consisté à étudier les mécanismes de conduction liés aux courant de fuite afin d'extraire des paramètres quantitatifs représentatifs de l'intégrité électrique du matériau. Nous avons utilisé ces paramètres afin de suivre le vieillissement du matériau soumis à une contrainte électrique. Nous avons également introduit la spectroscopie d'impédance à basse fréquence comme moyen de caractérisation du diélectrique Low-κ. Cet outil nous a permis de caractériser le diélectrique intermétallique de façon non agressive et d'identifier des phénomènes de transport de charges et de diffusion métallique à très basses tensions qui offrent des perspectives pour l'étude de la fiabilité diélectrique des interconnexions. / With the miniaturization of integrated circuits, transmission delay due to interconnects is hardly increased. To minimize this parasitic effect, low-κ dielectric materials are requested to replace SiO2 as inter-metal dielectric between metallic lines. With its low density, porous SiOCH are good candidate for such applications. However, the implementation of these materials decreased reliability: under voltage, leakage currents establish through low-κ dielectric whose breakdown can generate failures in circuits. The problem for manufacturers is to understand the degradation mechanisms of porous SiOCH to determine its lifetime at conditions of nominal temperature and voltage. In this frame, conduction mechanisms of leakage currents have been studied during this thesis to extract quantitative parameters that represent the electrical integrity of the dielectric. We have used these parameters to monitor the electrical aging of the dielectric under electrical stress. We have proposed low-frequency impedance spectroscopy as characterization tool of low-κ. This tool allowed to characterize the intermetal dielectric non-destructively and to identify phenomenon of carriers transport and metallic diffusion at very low voltages that open perspectives for the study of dielectric reliability in interconnects.

Ces travaux de thèse consistent à proposer des outils matériels et logiciels pour estimer et améliorer le rendement énergétique de la chaine de conversion d’énergie photovoltaïque pour les applications de l’habitat. Nous avons dans un premier temps proposé une nouvelle architecture mixte d’onduleur à 5 niveaux. Ce type de structure, fondé sur un couplage d’un onduleur en pont complet et d’une architecture NPC, permet de diminuer le THD de la tension de sortie du convertisseur tout en limitant les niveaux de courant de fuite induits par les modules photovoltaïques. Ce type d’architecture est constitué d’un nombre limité de dispositifs à semi-conducteurs par rapport à une structure NPC et permet d’améliorer la robustesse de l’onduleur. Ces premiers résultats de test à puissances réduite permettent de valider le concept proposé. On s’intéresse ensuite à l’étude des paramètres environnant du système pouvant impacter la production d’énergie. Il est mis en évidence l’influence de la variation du coefficient d’échange convectif avec la vitesse du vent. Pour cela, un outil flexible d’estimation de production a été développé. Il est alors possible de quantifier et de qualifier l’impact des conditions météorologiques sur la production d’énergie photovoltaïque. / This study deals with the development of hardware and software tools to estimate and improve the efficiency of the PV energy conversion chain for household photovoltaic applications. We firstly proposed a new mixed 5-level inverter. This type of structure, based on the mixture of a full bridge inverter and NPC architecture, reduces the converter output voltage THD while reducing levels of leakage current induced by the PV modules. This architecture consists of a limited number of semiconductor devices with respect to a NPC structure and improves the robustness of the inverter. Several test results in reduced power validate the concept proposed. Finally, we focus on some parameters that could perturb the system and impact the energy production. It is highlighted that the impact of the convective heat transfer coefficient variation with wind speed is important. For this purpose, a flexible tool was developed to estimate the PV production. It is then possible to quantify and qualify the impact of wind speed on the photovoltaic energy production.

Avec la miniaturisation continue des circuits intégrés et le remplacement de l’oxydede silicium par des diélectriques low-κ poreux à base de SiOCH, la fiabilité des circuitsmicroélectroniques a été fortement compromise. Il est aujourd’hui extrêmement importantde mieux appréhender les mécanismes de dégradation au sein de ces matériaux afin deréaliser une estimation précise de leur durée de vie.Dans ce contexte, ces travaux de thèse ont consisté à étudier les mécanismes de dégradationau sein du diélectrique afin de proposer un modèle de durée de vie plus pertinent.Par une étude statistique du temps à la défaillance sous différents types de stress électrique,un mécanisme de génération des défauts par impact est mis en évidence. En l’associantau mécanisme de conduction au sein du diélectrique, il a été possible de développer unmodèle de durée de vie cohérent pour les interconnexions permettant une estimation de ladurée de vie plus fiable que les modèles de la littérature. L’impact du piégeage de chargesdans le diélectrique a ensuite été analysé grâce à ce modèle. / With the constant size reduction of integrated circuits and the replacement of silicon dioxide with porous SiOCH, the reliability of interconnects has been sharply reduced. A better understanding of degradation mechanisms is now required in order to have a precise estimation of product lifetime. In this work, degradation mechanisms have been studied in order to propose a more accurate lifetime model. A statistical study of times to failure under various electrical stresses is used to explain the physical mechanisms involved in defect creation. Combining these degradation mechanisms and Poole-Frenkel conduction mechanism enables the use of a new lifetime model. This model leads to a better estimation of the lifetime than existing models. Finally, the effects of charge trapping on lifetime in these materials have been studied.

Dans le but de l’intégration des supercondensateurs dans des applicationstransport, la connaissance et l’étude de leur comportement au cours du vieillissementest nécessaire. L’objectif de cette thèse est donc la compréhension et lamodélisation des phénomènes de vieillissement observés sur lessupercondensateurs. Pour cela, des méthodologies de caractérisation électriques etdes protocoles expérimentaux originaux combinant les différentes contraintes devieillissement ont été mis en oeuvre. Des mesures du courant de fuite et des tests devieillissement combinés ont été effectués. Les résultats obtenus sont présentés. Ilsont ainsi servis au développement et l’implémentation de modèles permettant le suivide l’évolution des performances des supercondensateurs avec le vieillissement. / The study of the behavior of supercapacitors during ageing is required in orderto integrate them in transportation applications. The aim of this thesis is tounderstand and model ageing phenomena observed on supercapacitors. For thispurpose, electrical characterization methodologies and original experimentalprotocols combining various constraints of ageing have been implemented.Measurements of leakage current and combined ageing tests were conducted. Theobtained results were used for developing models allowing the monitoring of theevolution of supercapacitors performance during ageing.

Les ataxies épisodiques (EA) d’origine génétique sont un groupe de maladies possédant un phénotype et génotype hétérogènes, mais ont en commun la caractéristique d’un dysfonctionnement cérébelleux intermittent. Les EA de type 1 et 2 sont les plus largement reconnues des ataxies épisodiques autosomiques dominantes et sont causées par un dysfonctionnement des canaux ioniques voltage-dépendants dans les neurones. La présente étude se concentrera sur les mutations causant l'EA-1, retrouvées dans le senseur de voltage (VSD) de Kv1.1, un canal très proche de la famille des canaux Shaker. Nous avons caractérisé les propriétés électrophysiologiques de six mutations différentes à la position F244 et partiellement celles des mutations T284 A/M, R297 K/Q/A/H, I320T, L375F, L399I et S412 C/I dans la séquence du Shaker grâce à la technique du ‘’cut open voltage clamp’’ (COVC). Les mutations de la position F244 situées sur le S1 du canal Shaker sont caractérisées par un décalement des courbes QV et GV vers des potentiels dépolarisants et modifient le couplage fonctionnel entre le domaine VSD et le pore. Un courant de fuite est observé durant la phase d'activation des courants transitoires et peut être éliminé par l'application du 4-AP (4-aminopyridine) ou la réinsertion de l'inactivation de type N mais pas par le TEA (tétraéthylamonium). Dans le but de mieux comprendre les mécanismes moléculaires responsables de la stabilisation d’un état intermédiaire, nous avons étudié séparément la neutralisation des trois premières charges positives du S4 (R1Q, R2Q et R3Q). Il en est ressorti l’existence d’une interaction entre R2 et F244. Une seconde interface entre S1 et le pore proche de la surface extracellulaire agissant comme un second point d'ancrage et responsable des courants de fuite a été mis en lumière. Les résultats suggèrent une anomalie du fonctionnement du VSD empêchant la repolarisation normale de la membrane des cellules nerveuses affectées à la suite d'un potentiel d'action. / The genetic episodic ataxias form a group of disorders with heterogeneous phenotype and genotype, but share the common feature of intermittent cerebellar dysfunction. Episodic ataxia (EA) types 1 and 2 are most widely recognised amongst the autosomal dominant episodic ataxias and are caused by dysfunction of neuronal voltage-gated ion channels. The present study focuses on mutations causing EA-1 located in the voltage sensor domains (VSDs) of Kv1.1. A member of the Shaker channel family. Here, we have characterised the electrophysiological properties of six different mutations at the position of F244 and we also reported the partiality effects of these following mutations T284A/M, R297K/Q/A/H, I320T, L375F, L399I S412C/I on Shaker sequence using the cut open voltage clamp technique (COVC). We have shown that mutations of F244 in the S1 of the Shaker Kv channel positively shift the voltage dependence of the VSD movement and alter functional coupling between VSD and pore domain. The mutations causing immobilization of the VSD movement during activation and deactivation and responsible for creating a leak current during activation, are removed by the application of 4-AP (4-aminopyridine) or by reinsertion of N-type inactivation but not by TEA (tetraethylamonium). Insights into the molecular mechanisms responsible for the stabilization of the intermediate state have been investigated by separately neutralizing the first three charges (R1Q, R2Q and R3Q) in the S4 segment. The result suggests an interaction between R2 and F244 mutants. It was established that a second co-evolved interface exists between S1 and the pore helix near the extracellular surface and it acts as a second anchor point. It is also responsible for generation of leak currents. The results suggest a dysfunction of the VSD in which the affected nerve cells cannot efficiently repolarize following an action potential because of altered delayed rectifier function

Les transistors ayant un faible niveau de bruit à basse fréquence, une faible puissance de dissipation et fonctionnant à basse température (≤ 4.2 K) sont actuellement inexistants alors qu’ils sont très demandés pour la réalisation de préamplificateurs à installer au plus près des détecteurs ou des dispositifs à la température de quelques dizaines de mK, dans le domaine de l’astrophysique, de la physique mésoscopique et de l’électronique spatiale. Une recherche menée depuis de nombreuses années au LPN vise à réaliser une nouvelle génération de HEMTs (High Electron Mobility Transistors) cryogéniques à haute performance pour répondre à ces demandes. Cette thèse, dans le cadre d’une collaboration entre le CNRS/LPN et le CEA/IRFU, a pour but la réalisation de préamplificateurs cryogéniques pour des microcalorimètres à 50 mK.Les travaux de cette thèse consistent en des caractérisations systématiques des paramètres électriques et des bruits des HEMTs (fabriqués au LPN) à basse température. En se basant sur les résultats expérimentaux, l’une des sources de bruit à basse fréquence dans les HEMTs a pu être identifiée, c’est-à-dire la part du courant tunnel séquentiel dans le courant de fuite de grille. Grâce à ce résultat, les hétérostructures ont été optimisées pour minimiser le courant de fuite de grille ainsi que le niveau de bruit à basse fréquence. Au cours de cette thèse, différentes méthodes spécifiques ont été développées pour mesurer de très faibles valeurs de courant de fuite de grille, les capacités du transistor et le bruit 1/f du transistor avec une très haute impédance d’entrée. Deux relations expérimentales ont été observées, l’une sur le bruit 1/f et l’autre sur le bruit blanc dans ces HEMTs à 4.2 K. Des avancées notables ont été réalisées, à titre d’indication, les HEMTs avec une capacité de grille de 92 pF et une consommation de 100 µW peuvent atteindre un niveau de bruit en tension de 6.3 nV/√Hz à 1 Hz, un niveau de bruit blanc de 0.2 nV/√Hz et un niveau de bruit en courant de 50 aA/√Hz à 10 Hz. Enfin, une série de 400 HEMTs, qui répondent pleinement aux spécifications demandées pour la réalisation de préamplificateurs au CEA/IRFU, a été réalisée. Les résultats de cette thèse constitueront une base solide pour une meilleure compréhension du bruit 1/f et du bruit blanc dans les HEMTs cryogéniques afin de les améliorer pour les diverses applications envisagées. / Transistors with low noise level at low frequency, low-power dissipation and operating at low temperature (≤ 4.2 K) are currently non-existent, however, they are widely required for realizing cryogenic preamplifiers which can be installed close to sensors or devices at a temperature of few tens of mK, in astrophysics, mesoscopic physics and space electronics. Research conducted over many years at LPN aims to a new generation of high-performance cryogenic HEMTs (High Electron Mobility Transistors) to meet these needs. This thesis, through the collaboration between the CNRS/LPN and the CEA/IRFU, aims for the realization of cryogenic preamplifiers for microcalorimeters at 50 mK.The work of this thesis consists of systematic characterizations of electrical and noise parameters of the HEMTs (fabricated at LPN) at low temperatures. Based on the experimental results, one of the low-frequency-noise sources in the HEMTs has been identified, i.e., the sequential tunneling part in the gate leakage current. Thanks to this result, heterostructures have been optimized to minimize the gate leakage current and the low frequency noise. During this thesis, specific methods have been developed to measure very low-gate-leakage-current values, transistor’s capacitances and the 1/f noise with a very high input impedance. Two experimental relationships have been observed, one for the 1/f noise and other for the white noise in these HEMTs at 4.2 K. Significant advances have been made, for information, the HEMTs with a gate capacitance of 92 pF and a consumption of 100 µW can reach a noise voltage of 6.3 nV/√ Hz at 1 Hz, a white noise voltage of 0.2 nV/√ Hz, and a noise current of 50 aA/√Hz at 10 Hz. Finally, a series of 400 HEMTs has been realized which fully meet the specifications required for realizing preamplifiers at CEA/IRFU. The results of this thesis will provide a solid base for a better understanding of 1/f noise and white noise in cryogenic HEMTs with the objective to improve them for various considered applications.