Avec l'évolution technologique, les circuits digitaux sont devenus plus compacts pour des fréquences de fonctionnement plus élevée. En revanche, ils sont devenus plus sensibles aux bruits ; notamment ceux générés par les réseaux de lignes d'interconnexion quand ces dernières sont soumises à des phénomènes de " diaphonie " ou couplage ; résultant dans l'apparition de délais de propagation à travers les lignes ou de tensions de bruit connues aussi sous le nom de crosstalk. Pour y remédier, les concepteurs de circuits intégrés essaient de proposer des modèles de ligne toujours plus précis mais aussi qui puissent être facilement implantables. Dans ce contexte, pour évaluer les caractéristiques d'une tension de bruit, un modèle analytique est proposé dans ce manuscrit. Il est basé sur les modes quasi-TEM se propageant au sein d'un réseau de lignes ainsi que sur une méthode de corrélation assimilant le réseau à un filtre du 1er ou du 2nd ordre.

Les objectifs de ces travaux de recherche portent sur le développement d'outils d'évaluation des performances électriques des interconnexions de circuits intégrés des générations sub-CMOS 65 nm et sur la proposition de solutions d'optimisation de ces performances, permettant à la fois de maximiser la rapidité des circuits et de minimiser les niveaux de diaphonie. Cette optimisation est obtenue en jouant sur les largeurs et les espacements des interconnexions mais aussi sur le nombre et de taille des répéteurs placés à leurs interfaces. Une attention toute particulière a également été portée sur la réduction de la complexité de ces réseaux d'interconnexions. Pour ce faire, un simulateur basé sur des modèles de propagation des signaux a été construit. Pour les composants passifs les données d'entrée du simulateur sont issues de modélisations fréquentielles électromagnétiques précises ou de résultats de caractérisation hyperfréquences et, pour les composants actifs que sont les répéteurs, de modèles électriques fournis par des partenaires spécialistes des technologies MOS. Le travail de modélisation s'est focalisé tout particulièrement sur cinq points : la modélisation de réseaux couplés complexes, le passage dans le domaine temporel à partir de mesures fréquentielles discrètes limitées, la vérification de la causalité des signaux temporels obtenus, la modélisation de l'environnent diélectrique incluant notamment les pertes et la présence éventuelles de conducteurs flottants et enfin l'intégration de la connaissance des charges aux interfaces des interconnexions. La problématique de la mesure a elle même été adressée puisqu'une procédure dite de « de-embedding » est proposée, spécifiquement dédiée à la caractérisation aux hautes fréquences de dispositifs passifs enfouis dans le BEOL. Sont investiguées enfin des solutions de fonctionnalisation alternatives des interconnexions tirant bénéfice des couplages très forts existant dans le BEOL des technologies sub-CMOS 65 nm. Les résultats de simulations ont souligné un certain nombre de difficultés potentielles notamment le fait que les performances des technologies CMOS sur la voie « more Moore » allait requérir plus que jamais depuis la génération 45 nm une approche globalisée et rationnelle de la réalisation des circuits. / X

Cette thèse s'inscrit dans le cadre du projet français FUI8-ORIGIN qui vise à développer les performances des réseaux domestiques en apportant des solutions sans multi-Gigabits faiblement radiatives, économes et pérennes. La solution ORIGIN est caractérisée par l'action complémentaire de deux technologies: les communications sans fil 60 GHz, avec notamment la création récente en Janvier 2013 de la nouvelle norme WiFi 60GHz, et la mise en place d'une infrastructure Radio-sur-Fibre (RoF) afin d'étendre la propagation de ses signaux radio fortement atténués par l'atmosphère et les murs, au sein de l'ensemble de la maison. Cette thèse porte sur le développement des composants et modules optoélectroniques bas couts, permettant d'assurer ces contraintes. Le travail implique de couvrir de la puce semi-conducteur au modules et jusqu'au système intégré dans le démonstrateur. Les puces sélectionnées sont caractérisées de manière précise en développant des bancs de mesures adaptées aux applications analogiques RoF. Les performances RoF ont été évaluées et comparées en termes de réponse en fréquence, de bruit et de non-linéarités. Un dimensionnement complet de l'infrastructure Radio-sur-Fibre pour le démonstrateur est ensuite mené, intégrant et dimensionnant le bilan de liaison global à partir modules et cartes réalisés et développés par les partenaires du projet. Le module transmetteur Radio-sur-Fibre (TRoF) est ainsi conçu, assemblé et testé. Les performances du module ont été mesurées et simulées à chaque étape de la procédure d'intégration. Le démonstrateur final basé sur l'architecture multipoint-à-multipoint a été réalisée à l'aide d'un nœud central optoélectronique pour la répartition du signal et d'une Green Box permettant le contrôle de l'allumage des différentes pièces, et ainsi la rationalisation du rayonnement et de la consommation du système. Une transmission bidirectionnelle en temps réel entre deux dispositifs de Wireless HD commerciaux à ~3 Gbit/s a été démontrée. Dans une dernière section de cette thèse, des directions pour améliorer les lasers à cavité émettant par la surface (VCSEL) et les phototransistors SiGe sont explorées. Des VCSEL analogiques avec une bande passante de plus de 25 GHz sont développés avec la société Philips ULM Photonics et mesurés. Notre action s'est concentrée sur les dimensions latérales de la structure, en bénéficiant des améliorations des couches verticale de la part de ULM Photonics. Outre les dimensions du VCSEL propre, ce travail a aussi visé l'amélioration des lignes d'accès pour permettre à la fois une meilleure dissipation thermique et une meilleure adaptation réactive du VCSEL à son électronique amont. Une nouvelle technologie de couplage optique collective et passive est enfin proposée. Originale et brevetée à l'occasion de ce travail, elle permet le couplage optique vertical à la fibre optique multimode et monomode de dispositifs optoélectroniques de petites tailles, inférieurs à 10µm, ainsi permettant simultanément de réduire les pertes de couplage, d'augmenter la fréquence de fonctionnement des composants couplés en réduisant leur dimensions, et de réduire le coût et le temps de réalisation du couplage / Wireless communication technologies have become one of the most popular and indispensable part of people's lives in the recent years, offering mobility and services never before available from mobile communication until local network communication. This work is based on the frame of the French ORIGIN project and intended to explore the Home Area Network using the most recent Wi-Fi standard at 60 GHz with the goal to present a solution for the upcoming days where MultiGbit/s wireless communication will be required. The ORIGIN solution is characterized by the complementary action of two technologies: 60 GHz Wireless communication and Radio-over-Fiber (RoF) infrastructure. The project pretends to propose a real prototype based on RoF transducers and a Multipoint-to-Multipoint architecture to cover the entire house. This thesis covers from the single optoelectronic chip devices until the system implementation and the final demonstrator. The light source and the photodetector choice were very important since it dictated the RoF transducer architecture. Our choice was on 850 nm multimode devices (GaAs VCSEL and SiGe HPT) which allow relaxed constraints on the optical packaging and, therefore, low cost solutions. In terms of performances those devices are limited in a few tens of Gigahertz of bandwidth which was the reason for the intermediate frequency (IF) architecture. This thesis work addressed the electrical and optical interconnection of the optoelectronic chip devices. It explored the integration of hybrid amplification stages and passive networks within optoelectronic receivers and emitters. The optical packaging issues were addressed through a conventional coupling technique using a ball lens first. The die device performances were evaluated and compared with a packaged module in terms of frequency response, noise and nonlinearities. Since performances are usually measured as link performances we proposed a definition of the Opto-microwave figures of merit, such as Opto-microwave gain, noise, nonlinearities and EVM. They are presented and integrated into behavioral models, allowing both the individual performances extraction and system design. The integration of the RoF module in the system is the final part of this thesis. The performances were measured and simulated at each integration step. The final demonstrator based on the multipoint-to-multipoint architecture was implemented using an optoelectronic central node for the signal repartition and the Green Box for signal controlling. Real-time bidirectional transmission between two commercial WirelessHD devices at ~3 Gbit/s was validated. In a final section directions to improve VCSEL and SiGe HPT are explored. 25 GHz analogue VCSELs are explored with a focus on their dimensions, improved access and the potential of a suited matching approach. A novel collective and passive optical coupling technology is also proposed for both VCSEL and top illuminated detectors that couple smaller and faster devices

Les applications du traitement du signal (TDSI) sont maintenant largement utilisées dans des domaines variés allant de l'automobile aux communications sans fils, en passant par les applications multimédias et les télécommunications. La complexité croissante des algorithmes implémentés, et l'augmentation continue des volumes de données et des débits applicatifs, requièrent souvent la conception d'accélérateurs matériels dédiés. Typiquement l'architecture d'un composant complexe du TDSI utilise des éléments de calculs de plus en plus complexes, des mémoires et des modules de brassage de données (entrelaceur/désentrelaceur pour les Turbo-Codes, blocs de redondance spatiotemporelle dans les systèmes OFDM/MIMO, ...), privilégie des connexions point à point pour la communication inter éléments de calcul et demande d'intégrer dans une même architecture plusieurs configurations et/ou algorithmes (systèmes (re)configurables). Aujourd'hui, le coût de ces systèmes en terme d'éléments mémorisant est très élevé; les concepteurs cherchent donc à minimiser la taille de ces tampons afin de réduire la consommation et la surface total du circuit, tout en cherchant à en optimiser les performances. Sur cette problématique globale, nous nous intéressons à l'optimisation des interfaces de communication entre composants. On peut voir ce problème comme la synthèse (1) d'interfaces pour l'intégration de composants virtuels (IP cores), (2) de composants de brassage de données (type entrelaceur) pouvant avoir plusieurs modes de fonctionnements, et (3) de chemins de données, potentiellement configurables, dans des flots de synthèse de haut niveau. Nous proposons une méthodologie de conception permettant de générer automatiquement un adaptateur de communication (interface) nommé Space-Time AdapteR (STAR). Notre flot de conception prend en entrée (1) des diagrammes temporels (fichier de contraintes) ou (2) une description en langage C de la règle de brassage des données (par exemple une règle d'entrelacement pour Turbo-Codes) et des contraintes utilisateur (débit, latence, parallélisme...) ou (3) en ensemble de CDFGs ordonnés et assignés. Ce flot formalise ensuite ces contraintes de communication sous la forme d'un Graphe de Compatibilité des Ressources Multi-Modes (MMRCG) qui permet une exploration efficace de l'espace des solutions architecturales afin de générer un composant STAR en VHDL de niveau transfert de registre (RTL) utilisé pour la synthèse logique. L'architecture STAR se compose d'un chemin de données (utilisant des FIFOs, des LIFOs et/ou des registres) et de machines d'état finis permettant de contrôler le système. L'adaptation spatiale (une donnée en peut être transmise de n'importe quel port d'entrée vers un ou plusieurs ports de sortie) est effectuée par un réseau d'interconnexion adapté et optimisé. L'adaptation temporelle est réalisée par les éléments de mémorisation, en exploitant leur sémantique de fonctionnement (FIFO, LIFO). Le composant STAR exploite une interface LIS (Latency Insensitive System) offrant un mécanisme de gel d'horloge qui permet l'asservissement par les données. Le flot de conception proposé génère des architectures pouvant intégrer plusieurs modes de fonctionnement (par exemple, plusieurs longueurs de trames pour un entrelaceur, ou bien plusieurs configurations dans une architecture multi-modes). Le flot de conception est basé sur quatre outils : - StarTor prend en entrée la description en langage C de l'algorithme d'entrelacement, et les contraintes de l'utilisateur (latence, débit, interface de communication, parallélisme d'entréesortie...). Il en extrait l'ordre des données d'entrée-sortie en produisant d'une trace à partir de la description fonctionnelle. Ensuite, l'outil génère le fichier de contraintes de communication qui sera utilisé par l'outil STARGene. - StarDFG prend en entrée un ensemble de CDFGs générés par un outil de synthèse de haut niveau. Ces CDFGs doivent être ordonnancés et les éléments de calculs doivent avoir été assignés. L'outil en extrait ensuite l'ordre des échanges de données. Enfin, il génère le fichier de contraintes de communication qui sera utilisé par l'outil STARGene. - STARGene, basé sur un flot à cinq étapes, génère l'architecture STAR : (1) construction des graphes de compatibilité des ressources MMRCG, à partir du fichier de contraintes, correspondant à chacun des modes de fonctionnement du design, (2) fusion des modes de fonctionnement, (3) assignation des structures de mémorisation (FIFO, LIFO ou Registre) sur le MMRCG (4) optimisation de l'architecture et (5) génération du VHDL niveau transfert de registre (RTL) intégrant les différents modes de communication. Le fichier de contraintes utilisé dans la première étape peut provenir de l'outil StarTor, comme nous l'avons indiqué, ou peut être généré par un outil de synthèse de haut niveau tel que l'outil GAUT développé au laboratoire LESTER. - StarBench génère un test-bench basé sur les contraintes de communication et permet de valider les architectures générées en comparant les résultats de simulation de l'architecture avec la spécification fonctionnelle. Les expérimentations que nous présentons dans le manuscrit ont été réalisées pour trois cas d'utilisation du flot STAR. En premier lieu, nous avons utilisé l'approche STAR dans le cadre de l'intégration et l'interconnexion de blocs IPs au sein d'une même architecture. Cette première expérience pédagogique permet de démontrer la validité de l'approche retenue et de mettre en avant les possibilités offertes en terme d'exploration de l'espace des solutions architecturales. Dans une seconde expérience, le flot STAR a été utilisé pour générer une architecture de type entrelaceur Ultra-Wide Band. Il s'agit là d'un cas d'étude industriel dans le cadre d'une collaboration avec la société STMicroelectronics. En utilisant notre flot, nous avons prouvé que nous pouvions réduire le nombre de points mémoires utilisés et diminuer la latence, par rapport aux approches classiques basées sur des bancs mémoires. De plus, lorsque nous utilisons notre flot, le nombre de structures à piloter est plus petit que dans l'architecture de référence, qui a été obtenue à l'aide d'un outil de synthèse de haut niveau du commerce. Actuellement, la surface totale de notre architecture d'entrelacement est environ 14% plus petite que l'architecture de référence STMicrolectronics. Enfin, dans une troisième série d'expériences, nous avons utilisé le modèle STAR dans un flot de synthèse de haut niveau ciblant la génération d'architectures reconfigurables. Cette approche a été expérimentée pour générer des architectures multi-débits (FFT 64 à 8 points, FIR 64 à 16 points...) et multi-modes (FFT et IFFT, DCT et produit de matrices...). Ces expériences nous ont permis de montrer la pertinence de l'association de l'approche STAR, pour l'optimisation et la génération de l'architecture de multiplexage et de mémorisation, à des algorithmes d'ordonnancement et d'assignation multi-configurations à l'étude dans GAUT (Thèse Caaliph Andriamissaina). Nous avons notamment obtenu des gains pouvant aller jusqu'à 75% en terme de surface par rapport à une architecture naïve et des gains pouvant aller jusqu'à 40% par rapport aux surfaces obtenues avec des méthodologies centrées sur la réutilisation d'opérateur (SPACT-MR).