L’évolution de la technologie microélectronique conduit à une densité d’intégration toujours plus forte des transistors. Les structures d’interconnexions en cuivre Damascène suivent cette tendance et doivent être maîtrisées en termes de fabrication, de performance et de robustesse, ces différents aspects étant intimement liés aux contraintes résiduelles et à la résistivité. Cette thèse vise à comprendre les mécanismes de génération de contraintes et identifier les différentes contributions à la résistivité de ces objets en fonction des conditions de recuit et des dimensions (de la centaine de nm à plusieurs µm). Pour ce faire, les rôles respectifs de la microstructure et des dimensions de films et de lignes de cuivre électrodéposés ont été découplés sur la base de modèles analytiques intégrants des paramètres microstructuraux et géométriques. La microstructure a été analysée principalement à partir de cartographies d’orientations cristallines réalisées par EBSD. Dans le cas des lignes de cuivre de 0.2 à 1 µm de large, les contraintes résiduelles ont été déduites de l’exploitation de nano-capteurs pivotants spécialement élaborés. Les résultats obtenus montrent qu’indépendamment de la température de recuit, l’augmentation de résistivité et de contraintes résiduelles observée vers les faibles dimensions est le fruit d’une diminution de la taille moyenne de cristallites et d’un confinement géométrique plus prononcé. En outre, l’augmentation de résistivité résulte également d’une élévation de la probabilité de réflexion des électrons aux joints de grains. Cette dernière a été associée à la réduction de la proportion de joints de grains spéciaux de cohérence atomique élevée. / The evolution of the microelectronic technology leads to a transistors integration density always stronger. The Damascene copper interconnections structures follow this tendency and must be controlled in terms of manufacturing, performance and robustness, these different aspects being intimately related to the residual stresses and resistivity. This thesis aims to understand the mechanisms of the residual stresses generation and identify the different contributions to the resistivity of these objects as a function of annealing conditions and dimensions (from about a hundred of nm to several µm). In order to do this, the respective effects of the microstructure and dimensions of electroplated copper films and lines were separated on the basis of analytical models integrating microstructural and geometrical parameters. The microstructure was principally analysed from mappings of crystalline orientations achieved by EBSD. For the copper lines of width 0.2 and 1 µm, the residual stresses were deduced from the exploitation of nano-rotating sensors specially elaborated. The results obtained show that independently of the annealing temperature, the resistivity and residual stresses increase observed toward the small dimensions arises from the diminution of the average crystallites size and the geometrical confinement more pronounced. Furthermore, the resistivity increase results also of the electrons reflection probability growth at grains boundaries. This last point was associated to the reduction of the proportion of special grains boundaries having a high atomic coherency.

Les ouvrages de transport d’électricité ont d’abord été pensés un par un, reliant un excédent de production à un besoin de consommation. Ils ont ainsi parfois très naturellement et dès l’origine traversé les frontières des États pour répondre à leur raison d’être. Les secteurs électriques se structurant fortement lorsque le virage électrique fut pris, les interconnexions entre pays furent conçues par les techniciens comme une mesure élémentaire de sûreté et d’équilibre de ce produit atypique qu’est l’électricité. En France plus particulièrement, lorsque la production électronucléaire se développa à partir des années 1970, ces interconnexions devinrent petit à petit sources de revenus pour l’entreprise nationale, et d’équilibre pour la balance commerciale nationale. L’intérêt grandissant porté au secteur électrique par les institutions européennes à la fin des années 1990 vient ébranler les acteurs économiques géographiques verticaux, et rebat les cartes des enjeux à adresser à une maille plus large que l’État nation. Dans ces transformations successives, les interconnexions aux frontières, et particulièrement aux frontières françaises, jouent ainsi un rôle tout à fait spécifique et de plus en plus structurant pour les économies ouvertes des pays européens. Les réseaux de transport électriques continuent ainsi une mutation entamée dans les années 1970 qui les a conduits de la condition de mal nécessaire à celle de vecteurs indispensables de transformation des économies européennes. L’objet de ce mémoire est d’illustrer la très grande capacité d’adaptation de ces organes industriels, économiques, sociétaux et politiques, dont on pourrait faussement penser qu’ils sont immobilisés par leur nature capitalistique, à travers les enjeux portés par les interconnexions aux frontières françaises. Les sources sont à la fois issues de données des opérateurs techniques, de la documentation – encore peu fréquente – sur ces sujets, ainsi que des statistiques officielles du ministère français. Cette capacité d’innovation et de développement de « couches de services » permet aujourd’hui aux grands réseaux de transport de traverser les époques et la variabilité des orientations de leurs environnements, durablement. / Transmission networks were first thought one by one, connecting a production surplus to a consumer need. They thus sometimes very naturally and from the outset crossed state boundaries to suit their purpose. The electrical sector reinforced itself strongly as the electric turn was taken. The interconnections between countries were thought by technicians as a basic security measure and balance of this unusual product that is electricity. In France especially, where nuclear power generation developed from the 1970s, these interconnections gradually became a source of revenue for the national company, and furnished surplus for the national trade balance. The growing interest in the electric power sector by the European institutions in the late 1990s challenged the vertical geographical economic players and shifted the stakes to a framework wider than the nation state. In these successive transformations, cross-border interconnections, especially across the French borders, play a specific and increasingly structuring rôle for open economies of European countries. The electrical transmission networks continue a transition that began in the 1970s, and took them from being a necessary evil to the status of essential factors of the European economies. The purpose of this thesis is to illustrate the wide adaptability of these industrial, economic, societal and political bodies, apparently immobilized by their capital-intensive nature. It does so by way of issues relating to interconnections at the French borders. Sources are technical data from operators, literature – although rare - on these topics, as well as official statistics from the French ministry. This strong capacity for innovation and development of "service layers " now allows major transportation networks to endure even as their environment changes.

Avec l’augmentation du nombre de cœurs, les problèmes de congestion sont commencé avec les interconnexions conventionnelles. Afin de remédier à ces défis, WiNoCoD projet (Wired RF Network-on-Chip Reconfigurable-on-Demand) a été initié par le financement de l’Agence Nationale de Recherche (ANR). Ce travail de thèse contribue à WiNoCoD projet. Une structure de contrôleur de RF est proposé pour l’interconnexion OFDMA de WiNoCoD et plusieurs algorithmes d’allocation de bande passante efficaces (distribués et centralisés) sont développés, concernant les demandes et contraintes très spécifiques de l’environnement sur-puce. Un protocole innovante pour l’arbitrage des sous-porteuses pour des longueurs bimodales de paquets sur-puce, qui ne nécessite aucun signalisation supplémentaire est introduit. Utilisation des ordres de modulation élevés avec plus grande consommation d’énergie est évaluée. / With rapidly increasing number of cores on a single chip, scalability problems have arised due to congestion and latency with conventional interconnects. In order to address these issues, WiNoCoD project (Wired RF Network-on-Chip Reconfigurable-on-Demand) has been initiated by the support of French National Research Agency (ANR). This thesis work contributes to WiNoCoD project. A special RF controller structure has been proposed for the OFDMA based wired RF interconnect of WiNoCoD. Based on this architecture, effective bandwidth allocation algorithms have been presented, concerning very specific requirements and constraints of on-chip environment. An innovative subcarrier allocation protocol for bimodal packet lengths of cache coherency traffic has been presented, which is proven to decrease average latency significantly. In addition to these, effective modulation order selection policies for this interconnect have been introduced, which seeks the optimal delay-power trade-off.

A extrêmement hautes fréquences, les applications électroniques vont être confrontées à des challenges liés à la réduction des dimensions et la compacité des systèmes. Les limites physiques des matériaux conventionnels étant atteintes, de nouvelles alternatives sont nécessaires dans le domaine du nano-packaging. De nouveaux matériaux ont été étudiés pour remplacer les matériaux conventionnels. Parmi eux, le nanotube de carbone démontre une excellente conductivité électrique et thermique ainsi qu’une résistance physique extraordinaire. Il est donc un candidat de choix pour des applications comme les interconnexions, l’évacuation de chaleur, le blindage électromagnétique ou encore le renforcement structurel. Autant de points capitaux pour le nano-packaging moderne. Dans ce manuscrit, les nanotubes de carbone vont être étudiés en profondeur pour réaffirmer leurs propriétés électroniques et thermiques hors du commun. Nous nous concentrerons ensuite sur l’étude de deux types d’interconnexions à base de nanotubes de carbone : des interconnexions à base de plot en nanotubes de carbone utilisant la technologie Flip-Chip et des interconnexions sans-fil à base de monopole composé de nanotubes de carbone. Enfin, nous étudierons la possibilité de créer des composants passifs Radio-Fréquence à l’aide de structures en nanotubes de carbone. De nouvelles méthodes de fabrication des structures en CNT ont été utilisées au cours de ces travaux de thèse afin d’obtenir une compatibilité avec les technologies CMOS. / At extremely high frequency, electronic applications will have to challenge problems born from the size reduction and compactification of the systems. Physical limits of conventional materials will be reached and so new alternatives are necessary in the nano-packaging field. New materials have been studied to replace conventional materials. Among them, carbon nanotubes have shown extremely high electrical and thermal conductivity as well as extraordinary physical resistance. And so carbon nanotubes are a good candidate for applications such as interconnects, thermal management, electromagnetic shielding or structural reinforcement. All of those applications are capital for modern nano-packaging. In this manuscript, carbon nanotubes will be studied in depths to demonstrate again their incredible electronic and thermal properties. We will then focus on the study of two types of carbon nanotubes based interconnects: carbon nanotubes bumps based interconnects for Flip-Chip applications and wireless interconnects based on carbon nanotubes monopole antenna. Finally, we will study the possibility of creating passive RF components using carbon nanotubes structures. New ways of fabricating the carbon nanotubes structure were used in order to get a fabrication process of the prototype completely compatible with CMOS technologies.

Ce travail est une recherche consacrée à l'érosion entre le droit public et le droit privé ainsi qu'à son impact sur le fonctionnement de la dualité juridictionnelle. La première partie s'attache à la description de cette manifestation ainsi qu'à son principal effet : la multiplication des interconnexions entre les juges administratifs et judiciaires. Le rapprochement entre les deux ordres juridictionnels se caractérise par l'harmonisation des procès et par l'existence d'une cohérence jurisprudentielle concernant les contentieux communs. Pourtant, la seconde partie nous révèle l'existence d'une minorité de divergences ainsi qu’une complexité progressive des règles de répartition des compétences. Si aujourd'hui, la pertinence globale de la dualité juridictionnelle n'est pas menacée, elle nécessite toutefois d'être renouvelée pour résister, par la suite, à l'érosion toujours plus importante entre le droit public et le droit privé / This research deals about the confusion between the public and the private law as well as the impact on the mechanics of two different courts. The first part describes the erosion of both entities and its main effect : the growth of interconnections between the distinct judges. The development of relations between the judges is distinguished by the trial harmonisation and the coherence of court rulings. However the second part demonstrates the reality of points of contention between judges and the complexity of rules of competence. If today the preservation of two kinds of courts is not threatened it is required to renew it to better resist to the erosion development between the public and the private law

L'amélioration des performances des circuits intégrés nécessite le développement de nouveaux matériaux comme, par exemple, les diélectriques à très faible permittivité, appelés Ultra Low-K (K<=2,5). Cette étude se focalise sur les matériaux a-SiOCH poreux déposés en couche mince par PECVD suivant une approche dite « porogène ». Cette approche consiste en le dépôt d'une matrice de type a-SiOCH contenant des inclusions organiques qui sont dégradées dans un second temps, grâce à l'utilisation d'un post-traitement, afin de créer la porosité. La première partie de cette étude montre que l'extension de l'approche porogène a permis d'élaborer des matériaux ayant des constantes diélectriques pouvant atteindre 2,25 en utilisant un procédé industriel avec, comme type de post-traitement, un recuit thermique assisté par rayonnement UV. Certains matériaux ont été intégrés dans des démonstrateurs. Puis, dans un second temps, l'impact du procédé d'élaboration sur la structure chimique du matériau a été analysé afin de mieux comprendre son comportement mécanique. Enfin, la mise en place d'une technique de caractérisation a permis la mesure des différentes contributions de la constante diélectrique (électronique, ionique et dipolaire). L'évolution de ces composantes en fonction des paramètres d'élaboration a ainsi pu être étudiée.

Avec la miniaturisation continue des circuits intégrés et le remplacement de l'oxyde de silicium par des diélectriques low-k poreux à base de SiOCH, la fiabilité des circuits microélectroniques a été fortement compromise. Il est aujourd'hui extrêmement important de mieux appréhender les mécanismes de dégradation au sein de ces matériaux afin de réaliser une estimation précise de leur durée de vie. Dans ce contexte, ces travaux de thèse ont consisté à étudier les mécanismes de dégradation au sein du diélectrique afin de proposer un modèle de durée de vie plus pertinent. Par une étude statistique du temps à la défaillance sous différents types de stress électrique, un mécanisme de génération des défauts par impact est mis en évidence. En l'associant au mécanisme de conduction au sein du diélectrique, il a été possible de développer un modèle de durée de vie cohérent pour les interconnexions permettant une estimation de la durée de vie plus fiable que les modèles de la littérature. L'impact du piégeage de charges dans le diélectrique a ensuite été analysé grâce à ce modèle.

Les objectifs de ces travaux de recherche portent sur le développement d'outils d'évaluation des performances électriques des interconnexions de circuits intégrés des générations sub-CMOS 65 nm et sur la proposition de solutions d'optimisation de ces performances, permettant à la fois de maximiser la rapidité des circuits et de minimiser les niveaux de diaphonie. Cette optimisation est obtenue en jouant sur les largeurs et les espacements des interconnexions mais aussi sur le nombre et de taille des répéteurs placés à leurs interfaces. Une attention toute particulière a également été portée sur la réduction de la complexité de ces réseaux d'interconnexions. Pour ce faire, un simulateur basé sur des modèles de propagation des signaux a été construit. Pour les composants passifs les données d'entrée du simulateur sont issues de modélisations fréquentielles électromagnétiques précises ou de résultats de caractérisation hyperfréquences et, pour les composants actifs que sont les répéteurs, de modèles électriques fournis par des partenaires spécialistes des technologies MOS. Le travail de modélisation s'est focalisé tout particulièrement sur cinq points : la modélisation de réseaux couplés complexes, le passage dans le domaine temporel à partir de mesures fréquentielles discrètes limitées, la vérification de la causalité des signaux temporels obtenus, la modélisation de l'environnent diélectrique incluant notamment les pertes et la présence éventuelles de conducteurs flottants et enfin l'intégration de la connaissance des charges aux interfaces des interconnexions. La problématique de la mesure a elle même été adressée puisqu'une procédure dite de " de-embedding " est proposée, spécifiquement dédiée à la caractérisation aux hautes fréquences de dispositifs passifs enfouis dans le BEOL. Sont investiguées enfin des solutions de fonctionnalisation alternatives des interconnexions tirant bénéfice des couplages très forts existant dans le BEOL des technologies sub-CMOS 65 nm. Les résultats de simulations ont souligné un certain nombre de difficultés potentielles notamment le fait que les performances des technologies CMOS sur la voie " more Moore " allait requérir plus que jamais depuis la génération 45 nm une approche globalisée et rationnelle de la réalisation des circuits.

Avec la miniaturisation des circuits intégrés, le délai de transmission dû aux interconnexions a fortement augmenté. Pour limiter cet effet parasite, le SiO2 intégré en tant qu'isolant entre les lignes métalliques a été remplacé par des matériaux diélectriques à plus faible permittivité diélectrique dits Low-κ. La principale approche pour élaborer ces matériaux est de diminuer la densité en incorporant de la porosité dans des matériaux à base de SiOCH. L'introduction de ces matériaux peu denses a cependant diminué la fiabilité : sous tension, le diélectrique SiOCH poreux est traversé par des courants de fuite et peut claquer, générant des défaillances dans le circuit. La problématique pour l'industriel est de comprendre les mécanismes de dégradation du diélectrique Low-κ afin de déterminer sa durée de vie aux conditions de température et de tension de fonctionnement. Dans ce contexte, les travaux de cette thèse ont consisté à étudier les mécanismes de conduction liés aux courant de fuite afin d'extraire des paramètres quantitatifs représentatifs de l'intégrité électrique du matériau. Nous avons utilisé ces paramètres afin de suivre le vieillissement du matériau soumis à une contrainte électrique. Nous avons également introduit la spectroscopie d'impédance à basse fréquence comme moyen de caractérisation du diélectrique Low-κ. Cet outil nous a permis de caractériser le diélectrique intermétallique de façon non agressive et d'identifier des phénomènes de transport de charges et de diffusion métallique à très basses tensions qui offrent des perspectives pour l'étude de la fiabilité diélectrique des interconnexions. / With the miniaturization of integrated circuits, transmission delay due to interconnects is hardly increased. To minimize this parasitic effect, low-κ dielectric materials are requested to replace SiO2 as inter-metal dielectric between metallic lines. With its low density, porous SiOCH are good candidate for such applications. However, the implementation of these materials decreased reliability: under voltage, leakage currents establish through low-κ dielectric whose breakdown can generate failures in circuits. The problem for manufacturers is to understand the degradation mechanisms of porous SiOCH to determine its lifetime at conditions of nominal temperature and voltage. In this frame, conduction mechanisms of leakage currents have been studied during this thesis to extract quantitative parameters that represent the electrical integrity of the dielectric. We have used these parameters to monitor the electrical aging of the dielectric under electrical stress. We have proposed low-frequency impedance spectroscopy as characterization tool of low-κ. This tool allowed to characterize the intermetal dielectric non-destructively and to identify phenomenon of carriers transport and metallic diffusion at very low voltages that open perspectives for the study of dielectric reliability in interconnects.

Depuis plus de 50 ans, l’industrie de la microélectronique ne cesse d’évoluer afin de répondre à la demande d’augmentation des performances ainsi que des fonctionnalités des composants, tout en diminuant les tailles et les prix des produits. Cela est obtenu à ce jour principalement par la réduction des dimensions des composants électroniques. Cependant les dimensions actuelles des transistors atteignent une limitation physique et de nombreux effets parasites émergent. Il devient évident que dans un avenir très proche cet axe de développement ne sera plus envisageable. L’intégration tridimensionnelle apparaît alors comme une solution très prometteuse face à cette problématique de miniaturisation. Cette architecture permet la réalisation de composants plus performants tout en augmentant les fonctionnalités de ces derniers. Son concept consiste à empiler différents circuits de natures éventuellement différentes puis de les interconnecter électriquement à l’aide de connexions verticales. Le collage direct métallique permet en ce sens d’assembler mécaniquement et électriquement deux circuits l’un sur l’autre. Le but de ce travail de thèse est d’étudier le comportement électrique du procédé de collage direct métallique avant de l’intégrer dans un composant actif. On retrouve dans la première partie de ces travaux, la description du jeu de masque ainsi que les intégrations technologiques utilisées, pour réaliser les démonstrateurs 3D permettant les différentes caractérisations électriques de ces interconnexions métalliques. L’évolution de la résistance spécifique de l’interface de collage a été investiguée en fonction de la température de recuit. Puis, la fiabilité électrique de ces interconnexions a été étudiée en analysant leurs comportements face aux risques de dégradation induits par électromigration ou sous contrainte thermique. Des études physico-chimiques ont permis d’analyser les défaillances et de proposer des mécanismes. Pour finir, dans une dernière partie, les étapes technologiques nécessaires à une intégration 3D haute densité type puce à plaque ont été développées et caractérisées. / During 50 years, semiconductor technology has been evolving in exponential rates in both productivity and performance. By following a steady technological path that consists in scaling down transistors and increasing electronic components density, the semiconductor industry was able to meet the increasing demand in high performance, low power consumption and low cost devices. However by constantly shrinking devices geometries and increasing functionalities, semiconductor industry is facing physical limitations in addition to more and more overwhelming parasitic effects. Since further miniaturisation would be made impossible in a near future, 3D integration appears as a promising approach to go beyond planar integration possibilities. This approach allows high performances and various functionalities compounds achievements. 3D integration consists on various chips stacking with vertical and electrical interconnects. The metallic direct bonding offers strong mechanical bond with a good electrical conductivity between the two bonded circuits. In this work, electrical behaviours of bonded devices achieved by direct bonding are studied. First, the various structures layout used in this study and the process flow integration for the 3D demonstrator are described. Then, electrical characterization of metallic interconnects are performed. Measurements and results are reported and discussed concerning the study of resistance evolution of the bonding interface during anneal. And the investigation of the bonded devices behaviours facing the risk of reliability issues on Cu-Cu direct bonded interconnects are achieved by addressing electromigration items and several thermal stress tests as stress voiding or thermal cycling. Finally, physical characterizations enabled failure mechanisms analysis and identification. technological steps required for a chip to wafer integration using direct bonding process has been developed and studied during this work. Results are given at the end of this report.