La miniaturisation nécessaire à l'accroissement des performances des composants microélectroniques est en passe d'atteindre ses limites. Ainsi, une nouvelle approche dite « intégration 3D » semble prometteuse pour outrepasser les limitations observées. Cette nouvelle intégration consiste à empiler les différentes puces qui sont reliées entre elles par des vias appelées Through Silicon Vias (TSV). L'une des clés pour la réalisation de circuits en 3 dimensions est la métallisation des TSVs. Cette dernière nécessite les dépôts d'une barrière et d'une couche d'accroche qui sert à initier le remplissage par électrolyse. Ces travaux s'intéressent plus spécifiquement à la réalisation de la couche d'accroche et au remplissage des TSVs.La couche d'accroche est généralement déposée par pulvérisation, ce qui ne permet pas d'obtenir une couverture de marche satisfaisante pour la réalisation du remplissage. Cette étude propose une solution électrolytique appelée SLE (Seed Layer Enhancement) qui permet de restaurer la continuité de la couche d'accroche déposée par PVD. L'application de ce procédé associé à un traitement de désoxydation de la surface permet l'optimisation de la nucléation du cuivre et donc la réalisation d'une couche de cuivre continue et conforme. Le procédé SLE a été intégré à la séquence de métallisation et a démontré sa capacité à initier un remplissage superconforme. De plus, des tests électriques ont confirmé l'efficacité du procédé SLE une fois intégré. Ces expériences ont ouvert la voie à l'étude du dépôt électrolytique de cuivre direct sur la barrière à la diffusion du cuivre, c'est le procédé Direct On Barrier. Les premiers résultats ont permis de démontrer la possibilité de déposer une couche de cuivre conforme sur des barrières résistives. Le second volet de ces travaux s'intéresse au remplissage par électrolyse des TSVs. Dans ce but, deux électrolytes (d'ancienne et de nouvelle génération) ont été considérés. L'effet des additifs sur le dépôt et leurs actions sur le remplissage superconforme ont été étudiés par voltampérométrie et chronopotentiométrie pour chacune des solutions. Ces analyses ont permis de monter deux mécanismes de remplissage différents principalement dû à l'action de l'additif inhibiteur durant l'électrolyse. Contrairement au cas de l'électrolyte d'ancienne génération inspiré des procédés pour le damascène, l'inhibiteur de l'électrolyte de nouvelle génération s'adsorbe fortement et irréversiblement à la surface du cuivre. Il bloque efficacement la croissance sur les flancs et le haut des TSVs, sans toutefois pouvoir contrarier l'action de l'accélérateur en fond de motif. / Nowadays, 2D integration shows serious limitations when it comes to manufacturing devices with increased functionality and performance. In this context, 3D integration approaches using Through Silicon Vias (TSVs) have been investigated as a promising solution to fabricate tomorrow's microelectronics devices. In this architecture, the key challenge is the metallization of high aspect ratios (>5) TSVs by copper electrochemical deposition (Cu ECD). This metallization sequence includes barrier and seed layer deposition followed copper filling. This study is focused on seed layer deposition and TSV filling. Usually, the seed layer is grown by sputtering based deposition techniques (PVD). This technique suffers from limited sidewall coverage, eventually leading to electrical discontinuity in the features. In this work, an electrolytic process called Seed Layer Enhancement (SLE) has been investigated as a solution to improve copper seed continuity. For this purpose, copper nucleation on the resistive barrier material has been optimized using a specific surface treatment to remove native oxide on samples surface. As a result, the SLE process has been successfully inserted in the metallization sequence, as testified by good electrical performances. These promising results open the route to an alternative solution to PVD using an electrochemical process performed directly on the barrier diffusion layer (Direct On Barrier). On the other hand, two electrolytes (an old and a new generation) have been evaluated as solutions for TSV filling. In each case, the impact of additives on copper deposition and superfilling mechanism were analyzed by voltammetric and chronopotentiometric measurements on rotating disk electrode. This study shows two different filling behaviors, close to damascene electrolyte with the older generation electrolyte, and a bottom-up filling with the last generation. The main difference comes from the action of the inhibiting additive during the filling process. In the case of the last generation electrolyte, the inhibitor adsorbs strongly and irreversibly on the copper surface. Then, a strong inhibition of copper growth occurs on the sides and on the top of the TSVs, but the action of accelerator is still efficient at the pattern bottom.

Avec la miniaturisation continue des circuits intégrés et le remplacement de l’oxydede silicium par des diélectriques low-κ poreux à base de SiOCH, la fiabilité des circuitsmicroélectroniques a été fortement compromise. Il est aujourd’hui extrêmement importantde mieux appréhender les mécanismes de dégradation au sein de ces matériaux afin deréaliser une estimation précise de leur durée de vie.Dans ce contexte, ces travaux de thèse ont consisté à étudier les mécanismes de dégradationau sein du diélectrique afin de proposer un modèle de durée de vie plus pertinent.Par une étude statistique du temps à la défaillance sous différents types de stress électrique,un mécanisme de génération des défauts par impact est mis en évidence. En l’associantau mécanisme de conduction au sein du diélectrique, il a été possible de développer unmodèle de durée de vie cohérent pour les interconnexions permettant une estimation de ladurée de vie plus fiable que les modèles de la littérature. L’impact du piégeage de chargesdans le diélectrique a ensuite été analysé grâce à ce modèle. / With the constant size reduction of integrated circuits and the replacement of silicon dioxide with porous SiOCH, the reliability of interconnects has been sharply reduced. A better understanding of degradation mechanisms is now required in order to have a precise estimation of product lifetime. In this work, degradation mechanisms have been studied in order to propose a more accurate lifetime model. A statistical study of times to failure under various electrical stresses is used to explain the physical mechanisms involved in defect creation. Combining these degradation mechanisms and Poole-Frenkel conduction mechanism enables the use of a new lifetime model. This model leads to a better estimation of the lifetime than existing models. Finally, the effects of charge trapping on lifetime in these materials have been studied.

La photonique au silicium est une technologie émergente considérée comme l'une des solutions clés pour les interconnexions sur puce de génération future, offrant plusieurs avantages potentiels tels qu'une faible latence de transmission et une bande passante élevée. Cependant, elle reste confrontée à des défis en matière d'efficacité énergétique. Différentes topologies, layout et architectures offrent diverses options d'interconnexion. Ceci conduit à une grande variation des pertes optiques, qui est l'un des facteurs prédominants dans la consommation d'énergie. De plus, les composants photoniques au silicium sont très sensibles aux variations de température. Sous une activité de puces donnée, ceci conduit à une réduction de l’efficacité des lasers et à une dérive des longueurs d'onde des composants optiques, ce qui entraîne un «Bit Error Ratio (BER)» plus élevé et réduit par conséquent l'efficacité énergétique des interconnexions optiques. Dans cette thèse, nous travaillons sur des méthodologies de conception pour les interconnexions photoniques sur silicium économes-en-énergie et prenant en compte la topologie / le layout, la variation thermique et l'architecture. / Silicon photonics is an emerging technology considered as one of the key solutions for future generation on-chip interconnects, providing several prospective advantages such as low transmission latency and high bandwidth. However, it still encounters challenges in energy efficiency. Different topologies, physical layouts, and architectures provide various interconnect options for on-chip communication. This leads to a large variation in optical losses, which is one of the predominant factors in power consumption. In addition, silicon photonic devices are highly sensitive to temperature variation. Under a given chip activity, this leads to a lower laser efficiency and a drift of wavelengths of optical devices (on-chip lasers and microring resonators (MRs)), which in turn results in a higher Bit Error Ratio (BER) and consequently reduces the energy efficiency of optical interconnects. In this thesis, we work on design methodologies for energy-efficient silicon photonic interconnects on chip related to topology/layout, thermal variation, and architecture.

Résumé des travaux de thèse Frédéric DRILLETThèse intitulée : Conception d'un front-end RF de bande passante [20-40] GHz pour un système de communication sur puce utilisant un réseau d'interconnexions RF-NoC.Technologie : NXP Qubic4XI (BiCMOS SiGe:C 250 nm)Résumé :La tendance actuelle dans la conception de systèmes sur puces (SoC) est d'intégrer un très grand nombre d'unités de calcul et de mémoires sur une seule puce. Les possibilités de cette intégration poussée permettent aujourd'hui d'envisager le développement d'une électronique offrant une multitude de services. Néanmoins ces architectures posent de nouveaux challenges concernant les interconnexions entre les unités de calcul. En effet, pour les futures générations technologiques, la mise à l'échelle impactera lourdement les performances des interconnexions globales en termes de débit, latence et consommation. Afin de répondre à la problématique des communications intra-puces, un certain nombre de technologies ont été investiguées comme les technologies d’intégration 3D, les architectures utilisant l'optique ou la RF. L'approche RF pour les communications entre les unités de calcul d’un même circuit de type NoC (Network On Chip) présente l'avantage d'une bonne compatibilité avec les technologies CMOS silicium et peut également répondre aux besoins de communication dans les structures 3D.Cette thèse s'inclue dans le projet ANR WiNoCoD qui propose un réseau d'interconnexion RF-NoC utilisant l'OFDMA. Elle porte sur la conception d'un front-end RF générique permettant de transmettre et de recevoir toute la bande passante soit [20-40] GHz. Cette généricité permet une allocation dynamique des porteuses sans reconfiguration du hardware. On utilise la technologie QubiC4XI de NXP Semiconductors, qui est une technologie BiCMOS SiGe:C 250 nm, afin de vérifier la faisabilité d'un tel système avec des moyens actuels. Ce front-end doit être large bande puisqu'il a une bande passante de 20 GHz entre 20 et 40 GHz. Il doit également consommer le moins possible puisqu'il a pour but d'être intégré dans un système contenant plusieurs NoC et qui est donc très énergivore. Il doit également être compact pour ne pas occuper plus de surface que la partie numérique.Cette thèse inclue la conception des éléments composant le front-end, les résultats de simulation et de mesure, ainsi que les performances du système complet. / Frédéric DRILLET thesis work summaryThesis entitled: Design of a [20-40] GHz RF front-end for an on-chip RF-NoC communication system.Technology: NXP Qubic4XI (BiCMOS SiGe:C 250 nm)Summary:A current trend regarding System On Chip design is to include a very big amount of processors and memories on a single chip. Today, these integrated circuits allow to consider an electronic supplying a multitude of services. However, these architectures are challenging in terms of connection between processing units. It could indeed lead to data rate, latency and consumption degradation. In order to overcome these issues technological solutions were investigated such as 3D integration, or optic and RF networks. An RF Network on Chip (NoC) is compatible with silicon CMOS technologies and with 3D structures.This thesis is a part of the ANR project called WiNoCoD (Wired Network on Chip reconfigurable on Demand) which offers an OFDMA RF-NoC. The main work presents a generic RF front-end allowing to transmit and receive the whole [20-40] GHz bandwidth. This generic architecture allows a dynamic allocation of OFDMA subcarriers without any hardware reconfiguration. The technology used is the NXP Semiconductor QubiC4XI which is a BiCMOS SiGe:C 250 nm technology. A current technology is used to check the feasibility of such a system today. This front-end has to be wideband. The power consumption has to be as low as possible as well, as it is going to be integrated in a system containing several NoCs that consume already a lot of power. The system has to be very compact, its total area has to be smaller than the digital part.This thesis includes the design of the front end, the simulation and measurement results and the performance of the full system.

Avec l’augmentation du nombre de cœurs, les problèmes de congestion sont commencé avec les interconnexions conventionnelles. Afin de remédier à ces défis, WiNoCoD projet (Wired RF Network-on-Chip Reconfigurable-on-Demand) a été initié par le financement de l’Agence Nationale de Recherche (ANR). Ce travail de thèse contribue à WiNoCoD projet. Une structure de contrôleur de RF est proposé pour l’interconnexion OFDMA de WiNoCoD et plusieurs algorithmes d’allocation de bande passante efficaces (distribués et centralisés) sont développés, concernant les demandes et contraintes très spécifiques de l’environnement sur-puce. Un protocole innovante pour l’arbitrage des sous-porteuses pour des longueurs bimodales de paquets sur-puce, qui ne nécessite aucun signalisation supplémentaire est introduit. Utilisation des ordres de modulation élevés avec plus grande consommation d’énergie est évaluée. / With rapidly increasing number of cores on a single chip, scalability problems have arised due to congestion and latency with conventional interconnects. In order to address these issues, WiNoCoD project (Wired RF Network-on-Chip Reconfigurable-on-Demand) has been initiated by the support of French National Research Agency (ANR). This thesis work contributes to WiNoCoD project. A special RF controller structure has been proposed for the OFDMA based wired RF interconnect of WiNoCoD. Based on this architecture, effective bandwidth allocation algorithms have been presented, concerning very specific requirements and constraints of on-chip environment. An innovative subcarrier allocation protocol for bimodal packet lengths of cache coherency traffic has been presented, which is proven to decrease average latency significantly. In addition to these, effective modulation order selection policies for this interconnect have been introduced, which seeks the optimal delay-power trade-off.

Avec les avancées technologiques et la miniaturisation, le réseau d'interconnexions est devenu de plus en plus dense et complexe. Pour les domaines qui utilisent des applications à forts courants, comme l'automobile, les très fortes densités de courant dans les lignes métalliques peuvent conduire à des phénomènes comme l'électromigration, le voltage drop ou encore les surcharges électriques. La conception des circuits doit donc être réalisée en prenant en compte ces contraintes et en adaptant la largeur des lignes aux courants. Ce travail de thèse a eu comme objectif de développer des solutions pour la prise en compte des contraintes en courant lors de la phase de routage de blocs analogiques fort courants. Après une présentation des phénomènes impliqués et de l'état de l'art, une approche algorithmique pour l'aide au routage est introduite. Une méthode de caractérisation du courant est définie, un algorithme exhaustif de routage est présenté, puis utilisé pour effectuer des recherches de critères d'une bonne topologie. Deux algorithmes sont ensuite étudiés et comparés, un algorithme glouton, servant de référence, et un « Divide & Conquer » original. Il présente une amélioration d'environ 10% pour l'aire, et presque 27% en temps CPU par rapport à l'algorithme glouton. La section suivante s'intéresse à la correction du current crowding, avec une méthode basée sur un ensemble de modèles mathématiques. Enfin, un flot basé sur les solutions développées durant la thèse est présenté et validé. / In deep submicron VLSI circuits, excessive current density in interconnects is a major concern for analog high current application. If current over maximum density is not effectively mitigated, this can lead to phenomena like electromigration, voltage drop and electrical overload. It is a hot topic of interest in modern circuits due to the decrease of metal track sizes while high currents are necessary in automotive or mobile applications. This thesis had as goal to develop solutions for the consideration of the constraints in the current phase of routing analog blocks strong currents. After a presentation of the phenomena and the state of the art, an algorithmic approach to current driven net generation is introduced. A method to characterize the current is defined. Then an exhaustive routing algorithm is presented and used to search criteria for a good topology. Next, two algorithms are studied and compared, first a greedy algorithm, used as a reference, and a "Divide & Conquer" original algorithm. It shows results improved on average by about 10% for area and almost 27% for CPU time compared with existing solution. The next section focuses on current crowding correction, with a method based on a set of mathematical models. Finally, a conception flow based on the developed solutions is introduced and validated.

La miniaturisation des circuits et la montée en fréquence constituent deux importants leitmotives des systèmes de communication modernes. En effet, avec l'augmentation permanente du nombre d'utilisateurs du spectre fréquentiel et la multiplication des services de télécommunications offerts, les bandes de fréquences radiofréquences sont saturées et des bandes de fréquences micro-ondes et millimétriques sont à présent allouées à des applications grand public. Ceci exige le développement de technologies innovantes assurant aux circuits intégrés micro-ondes et millimétriques d'excellentes performances en terme de pertes, de facteur de qualité, d'intégration avec un encombrement et coût réduits. Dans cette optique, la technologie silicium constitue le candidat idéal pour satisfaire à ces exigences grâce à sa maturité, son faible coût, sa grande capacité d'intégration et la possibilité de réaliser des circuits intégrés à base de technologies SiGe ou CMOS. Cependant, la forte tangente de pertes et la faible résistivité du silicium dégradent considérablement les performances des circuits passifs aux fréquences micro-ondes et millimétriques. Nos travaux ont donc consisté à développer de nouvelles filières technologiques à faibles pertes pour lever ce verrou technologique et permettre une intégration monolithique de composants passifs avec des circuits intégrés pour un coût très réduit. Le premier chapitre de ce mémoire est dédié à l'état de l'art des différentes solutions technologiques proposées pour contourner les mécanismes à l'origine des pertes dans les interconnexions coplanaires sur substrat silicium. Dans le second chapitre, nous présentons les différentes filières technologiques développées pour optimiser les performances des circuits passifs sur substrat silicium basse résistivité. La première consiste à utiliser une couche organique épaisse faibles pertes pour éloigner les circuits passifs du substrat silicium dispersif. La deuxième solution est basée sur la combi naison de micro-usinage de surface et de dépôt de couche épaisse de polymère toujours à faibles pertes. Enfin, la dernière approche consiste à suspendre nos circuits planaires sur une membrane en polymère afin de supprimer complètement le substrat silicium. Ces technologies ont permis une réduction d'au moins 75 % des pertes d'une ligne de transmission coplanaire 50 W, de même qu'une forte amélioration du facteur de qualité par rapport à une ligne coplanaire sur silicium massif. Le troisième chapitre est consacré à la mise en application de ces filières technologiques faibles pertes à un filtre coplanaire passe-bande centré à 60 GHz ainsi qu'à des antennes planaires fonctionnant dans la bande 24 GHz ISM. Enfin, le dernier chapitre est consacré au développement des briques technologiques nécessaires à l'intégration monolithique faible coût de composants passifs sur membrane polymère (tels que des antennes, inductances, filtres,&) avec les circuits actifs à hétérostructure en SiGe. La compatibilité des principales étapes nécessaires à une telle intégration avec les circuits monolithiques intégrés MMIC a également été étudiée. Une règle de dessin a notamment été définie pour localiser le micro-usinage du silicium sans dégrader les performances des circuits intégrés.

Cette thèse apporte une contribution à l'évaluation des potentialités de filières SiGe de type BiCMOS pour les futures applications de télécommunications en bande millimétrique. Dans ce cadre, les topologies équilibrées ou différentielles sont très attrayantes, en raison de leur bonne immunité aux perturbations électriques et électromagnétiques. La montée en fréquence des applications hyperfréquences sur silicium s'accompagne de nouvelles difficultés. Les pertes introduites par les éléments passifs augmentent et les performances des structures différentielles classiques chutent très rapidement. Il est alors nécessaire d'exploiter d'autres techniques et de rechercher des topologies innovantes permettant la réalisation de fonctions équilibrées performantes. Une première partie est consacrée à l'évaluation des potentialités des différentes technologies d'interconnexions (microruban, guides coplanaires et lignes à rubans coplanaires) exploitables pour la conception de circuits monolithiques sur silicium. Dans un second temps, une bibliothèque d'inductances optimisées pour une utilisation en bande K et Ka est constituée. Les mécanismes physiques à l'origine des pertes dans ce type d'élément sont détaillés afin de dégager les solutions permettant d'améliorer leurs performances. Une deuxième partie traite de l'optimisation des performances des circuits différentiels pour les futures applications dans la gamme 20-40 GHz. Dans un premier temps, nous détaillons les caractéristiques hautes fréquences du transistor qui pénalisent le fonctionnement d'une structure différentielle classique. Des topologies de structures différentielles originales permettant de résoudre ce problème sont ensuite proposées. Ces structures sont appliquées à la conception d'un diviseur de puissance actif 180° original, optimisé pour une fréquence centrale de fonctionnement de 20 GHz. Enfin, un convertisseur de fréquences 20 GHz vers 1 GHz a été conçu et réalisé. Celui-ci intègre, outre le mélangeur, le s trois coupleurs actifs 180° nécessaires à la génération / recombinaison des signaux différentiels utiles au mélangeur. La caractérisation de ce convertisseur de fréquences démontre la pertinence des configurations choisies pour les interconnexions ainsi que le grand intérêt des structures différentielles originales mises en Suvre.

La miniaturisation des circuits intégrés permet à la fois d'augmenter les performances mais aussi de réduire leur coût. Cependant, cette réduction des dimensions provoque la prépondérance du temps de transit dans les interconnexions devant le temps de commutation des transistors. Ainsi, un matériau diélectrique de plus faible permittivité de type SiOCH poreux est intégré malgré une sensibilité plus élevée au plasma de gravure. Ce travail de recherche s'intéresse au développement de procédés plasmas in situ réalisés après la gravure de l'empreinte de la ligne métallique dans le diélectrique poreux. Ces traitements, utilisant des chimies réductrices, oxydantes et à base d'hydrocarbures, ont pour but de 1) limiter la croissance de résidus qui provoquent parfois des pertes de rendement dans le cas de l'utilisation d'un masque dur métallique et 2) limiter la diffusion de la barrière métallique en TaN/Ta. Cependant, ces traitements (NH3, O2, CH4, H2) ont été optimisés afin de ne pas augmenter la modification induite par l'étape de gravure seule. La caractérisation de la modification induite dans le diélectrique situé sur le fond et les flancs des lignes par les plasmas a été effectuée notamment en développant des techniques de caractérisation spécifiques. Ainsi, l'ensemble des traitements plasma induisent tous une couche modifiée dans le matériau avec des caractéristiques différentes sur le fond et les flancs (composition de surface, épaisseur, perméation...). Le traitement à base de méthane limite la croissance de résidus sans modifier le diélectrique plus que l'étape de gravure. Ce procédé a été implémenté en production par l'entreprise STMicroélectronics.

Pour réduire la taille des dispositifs et les temps de commutation en microélectronique, les lignes d'interconnexions doivent être isolées par du SiOCH poreux. Cependant, la réalisation de tranchées étroites dans le SiOCH poreux nécessite de revoir les différents procédés par plasmas (gravure, traitements post-gravure) et les schémas d'intégration, puisque ce matériau est facilement dégradé lorsqu'il est exposé à un plasma.<br /><br />Cette thèse porte sur les interactions plasmas/matériaux pour l'intégration des SiOCH poreux dans des tranchées très étroites (<100 nm). Les diagnostics des plasmas et l'analyse des matériaux exposés aux plasmas permettent de caractériser et d'optimiser les procédés de transfert de motifs d'un masque métallique ou organique dans un SiOCH poreux ou hybride (rendu poreux en fin d'intégration). La modification des matériaux poreux et hybrides par les plasmas post-gravure est également étudiée.<br /><br />Avec un plasma fluorocarboné, le matériau hybride présente des mécanismes de gravure similaires à ceux d'un SiOCH dense. Le TiN et le matériau organique ont des mécanismes de gravure différents de ceux des diélectriques, ce qui assure une bonne sélectivité. Le procédé de gravure optimisé pour le masque organique permet la gravure de tranchées très étroites avec un profil quasiment vertical. Par contre, le contrôle dimensionnel de tranchées étroites est plus difficile avec un masque en TiN, en raison de dépôts métalliques sur les flancs, de profils en forme de tonneaux, et du flambage des lignes. Après l'étape de gravure, les matériaux poreux et hybrides sont modifiés par les plasmas post-gravure.