Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements " Face to Face ", " Face to Back " et par " Interposer " sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D " mémoire sur processeur " (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal

Afin de poursuivre la croissance imposée par la loi de Moore, les circuits numériques deviennent de plus en plus parallèles, avec un nombre important d’unités de calcul distinctes. L’utilisation de l’optique peut s’avérer intéressante pour leur assurer une bande passante élevée. Au contraire, les liens traditionnels (électriques) commencent à montrer leurs limites en terme de consommation par unité d’information échangée. Dans un tel contexte, il est alors nécessaire de développer des interconnexions optiques dont les procédés de fabrication restent compatibles avec le standard CMOS. Si le transport de la lumière est aisé à obtenir au voisinage de 1.55 μm avec le couple Silicium/Silice, l’obtention de sources LASER est nettement plus difficile puisque le silicium (gap indirect) ne permet pas de réaliser le gain optique requis. Une solution consiste alors à reporter par collage moléculaire des vignettes de composés à base de semi-conducteurs III-V.Dans cette thèse, nous nous intéresserons uniquement à une source bien particulière, basée sur les modes de galerie (WGM) dans les résonateurs à symétrie circulaire, de quelques micromètres de rayon. Nous verrons comment tirer profit des éléments a priori perturbateurs que sont les contacts électriques (absorbants) de sorte à diminuer le seuil LASER. La mise en place d’un modèle semianalytique permet d’obtenir un dimensionnement ultra-rapide de la source monolithique obtenue, en optimisant la géométrie et la position des électrodes de contact. La collection de la lumière dans un guide par couplage évanescent donne lieu à de complexes interactions. Là encore, une modélisation à partir de la théorie des modes couplés a permis d’en comprendre les rouages, et d’en tirer profit. Le guide lui-même peut alors servir à favoriser une seule et unique longueur d’onde d’émission. Avec des éléments actifs situés à proximité de ces guides, on peut même obtenir une source ultra-compacte et modulable dont on contrôle la longueur d’onde d’émission par un élément extérieur au LASER. La dernière partie de cette thèse fournit des résultats expérimentaux, obtenus avec une chaine "pilote" sur des wafers 200 mm (CEA LETI) en se limitant à des procédés CMOS. On démontre donc la faisabilité des sources proposées dans les chapitres précédents ainsi que la possibilité de les intégrer un lien optique complet (source, routage et détection). / To follow the evolution imposed by Moore’s law, digital circuits are becoming more and more parallelized with a large number of independent computational units. Optics may be used to provide them the necessary very high bandwidth, as traditional electrical links begin to suffer from their high consumption per transferred bit. In such cases, developing CMOS compatible optical interconnects can be necessary. If light transport around wavelength 1.55 μm is quite easily obtained thanks to the Silicon/Silica couple, obtaining laser sources is much more difficult because silicon (indirect gap) can not be used to provide optical gain. An alternate solution consists in using molecular bonding of III-V semiconductor based dies onto silicon wafers. In this thesis, we only focus on a very specific source based on Whispering Galery Modes (WGM) inresonators with circular symmetry, with a few micrometers radius. We will see how to take advantage of perturbative elements such as the electrical contacts (necessary absorbing) to decrease the lasing threshold. The use of a semi analytical model provides ultra fast design of these monolithic source, optimizing the the geometry and position of the contacting electrodes. Light collection in an optical waveguide by evanescent coupling to the source leads to complexinteractions. Modelling them from Coupled Mode Theory demonstrates how it works, and how to take advantage of them to control the lasing wavelength. The optical waveguide itself can then be used to promote a single wavelength emission. Laying out active elements around the collecting waveguide, one can get modulated and ultra-compact sources for wavelength tuning or mode hoping applications, with an external active control. The last part of this thesis provides experimental results obtained with a 200 mm pilot line at CEALETI, using CMOS compatible processes. Feasibility of the sources suggested in the previous chapters is demonstrated with their integration in a complete optical link (source, routing and detection).

L'électromigration (EMG) est l'une des conséquences de la course à la miniaturisation des composants électroniques en général et la réduction des dimensions des interconnexions en particulier. Il est identifié comme l'un des phénomènes critiques de fiabilité pour les circuits intégrés en technologies submicroniques. Les méthodes de vérification de ce phénomène utilisées durant la conception de circuits sont pour la plupart basées sur des règles de densité de courants et de température. Ces règles deviennent de plus en plus difficiles à mettre en place, compte tenue de l'augmentation des densités de courant dans les réseaux d'interconnexions. Les travaux de cette thèse s'inscrivent dans la dynamique de recherches de moyens d'amélioration de la détection des risques d'électromigration durant la phase de conception. Le but est d'établir une relation entre violations des règles électriques et la physique de dégradation des interconnexions. Les résultats obtenus au cours des tests de vieillissement nous ont permis de repousser les limites de courant sans altérer les durées de vie des circuits. Enfin, ce projet été l'occasion de définir des règles conception basé sur l'optimisation des cellules d'horloges dans la grille d'alimentation des circuits intégrés. L'application des solutions proposées au cours de ces travaux ont permis de réaliser des circuits robustes aux effets EMG. / Electromigration (EMG) is a consequence of miniaturization of integrated circuits in general and the reduction of interconnect dimensions in particular. It is identified as one of the critical reliability phenomenon for integrated circuits designed in submicron technologies. The methods of checking this phenomenon at design level are mostly based on current density rules and temperature. These rules are becoming difficult to implement due to increasing current density in interconnection network. This thesis is based on researching for ways to improve detection of electromigration risks at design level. The goal is to establish a relation between electrical rules and interconnect degradation mechanism. Results obtained from ageing tests permit us to relax current limit without altered circuit lifetimes. Finally, this project has been instrumental to define design rules based on optimization of clock tree cells placement in integrated circuit power grid. The application of solution proposed during this work permit to design robust circuits toward EMG.

Depuis plus de 50 ans, l'industrie de la microélectronique ne cesse d'évoluer afin de répondre à la demande d'augmentation des performances ainsi que des fonctionnalités des composants, tout en diminuant les tailles et les prix des produits. Cela est obtenu à ce jour principalement par la réduction des dimensions des composants électroniques. Cependant les dimensions actuelles des transistors atteignent une limitation physique et de nombreux effets parasites émergent. Il devient évident que dans un avenir très proche cet axe de développement ne sera plus envisageable. L'intégration tridimensionnelle apparaît alors comme une solution très prometteuse face à cette problématique de miniaturisation. Cette architecture permet la réalisation de composants plus performants tout en augmentant les fonctionnalités de ces derniers. Son concept consiste à empiler différents circuits de natures éventuellement différentes puis de les interconnecter électriquement à l'aide de connexions verticales. Le collage direct métallique permet en ce sens d'assembler mécaniquement et électriquement deux circuits l'un sur l'autre. Le but de ce travail de thèse est d'étudier le comportement électrique du procédé de collage direct métallique avant de l'intégrer dans un composant actif. On retrouve dans la première partie de ces travaux, la description du jeu de masque ainsi que les intégrations technologiques utilisées, pour réaliser les démonstrateurs 3D permettant les différentes caractérisations électriques de ces interconnexions métalliques. L'évolution de la résistance spécifique de l'interface de collage a été investiguée en fonction de la température de recuit. Puis, la fiabilité électrique de ces interconnexions a été étudiée en analysant leurs comportements face aux risques de dégradation induits par électromigration ou sous contrainte thermique. Des études physico-chimiques ont permis d'analyser les défaillances et de proposer des mécanismes. Pour finir, dans une dernière partie, les étapes technologiques nécessaires à une intégration 3D haute densité type puce à plaque ont été développées et caractérisées.

Les progrès constants en miniaturisation des transistors et l’augmentation des fréquences des signaux utilisés sont les principales tendances dans l’évolution des circuits électroniques. Avec ces évolutions apparaissent de nombreux effets indésirables qui perturbent le comportement des systèmes électroniques et sont soupçonnés d’être responsables de la majorité des dégradations de signaux dans les systèmes en haute fréquence. Des retards de propagation indésirables sont ainsi introduits par la présence des interconnexions, et la diaphonie, phénomène dû aux couplages entre lignes d’interconnexions, peut éventuellement provoquer des commutations non désirées des transistors. La prise en compte des interconnexions, dès les premières phases de conception d'un système, est par conséquent devenue une nécessité ces dernières années. Mais la simulation temporelle d’un réseau d’interconnexions est très gourmande en temps de calcul, ce qui impacte la durée globale de conception. Le remplacement des modèles électriques, décrivant précisément les interconnexions, par des modèles plus simples est primordial pour limiter les coûts de calcul. Une méthode de réduction d'ordre des modèles peut alors être employée pour effectuer cette opération efficacement. Le modèle final doit en effet décrire assez précisément certains aspects importants du modèle original et conserver les propriétés importantes du réseau d'interconnexions. Cette démarche permettra aux concepteurs d’effectuer des simulations temporelles rapides et d’étudier les paramètres d’intégrité du signal tel que le retard, le temps de montée, le dépassement….L'objectif de cette thèse est d’établir un nouvel outil de réduction de complexité des modèles de réseaux d'interconnexions. Différentes descriptions initiales des systèmes d'interconnexions sont envisagées : modèles circuits (fonctions de transfert) ou mesures fréquentielles. L’approche développée repose sur l’utilisation des fonctions orthogonales de Müntz-Laguerre et de Kautz afin de décrire mathématiquement, de manière précise, le système d'origine. Un opérateur linéaire, lié à ces fonctions de base, est ensuite appliqué pour déterminer un modèle rationnel de moindre complexité. La technique proposée est comparée à d'autres méthodes de la littérature d’abord sur des exemples académiques. Tout le potentiel de la méthode est ensuite illustré par sa mise en œuvre sur des réseaux d'interconnexions. / The ongoing progress in transistor miniaturization and a continuous frequency increase are the main trends in the present day evolution of electronic circuits. A number of undesired effects are intrinsic to these developments and are suspected to be responsible for most of the flawed signals present in high frequency systems. Parasitic delays are thus introduced by the presence of interconnect lines and crosstalk due to coupling may lead to undesired switching events in transistor circuits. Accounting for the presence of interconnect lines, at a very early stage in the design flow has become unavoidable in recent years. However, time domain simulations of massively coupled interconnect networks may be computationally costly and have a tremendous impact on the overall duration of the design process. Replacing complex, high order circuit models by more compact surrogates is thus necessary. Model order reduction is an effective way to derive such surrogates. The final model must mimic certain aspects of the original model with sufficient accuracy and preserve the interconnect network’s most important properties. This approach enables designers to account for the undesired effects of interconnect lines such as, delays, rise-times and overshoots while maintaining the overall duration of time-domain simulations within acceptable limits. The aim of this thesis is to create a new model order reduction tool applicable to complex interconnect networks. Different initial representations were considered – circuit models (transfer functions) or frequency domain measurements. The proposed approach uses orthogonal basis functions such as Müntz-Laguerre and Kautz to build an accurate mathematical representation of the original system .A linear operator, related to these functions, is subsequently used to derive a simplified model. The technique is first compared to other approaches using examples available in literature, its full potential being demonstrated on coupled interconnect models.

À partir des noeuds technologiques 45nm, les lignes métalliques des interconnexions des composants microélectroniques sont isolées entre elles par des matériaux diélectriques à faible permittivité (SiOCH poreux). Ces matériaux poreux sont sensibles aux procédés de fabrication et leur dégradation doit être minimisée afin de conserver de bonnes performances électriques et mécaniques. De plus, la réduction des dimensions des lignes métalliques se traduit par une augmentation de la résistivité du cuivre. Pour limiter cette dernière, des travaux sont menés sur la métallurgie et le contrôle de la rugosité des lignes de cuivre. Ce travail se focalise sur deux limites rencontrées lors de la fabrication de structures d'interconnexions : d'une part lors du transfert par gravure plasma de motifs à partir d'un masque métallique ou organique dans les matériaux SiOCH poreux, et d'autre part lors de l'intégration d'un matériau SiOCH hybride, rendu poreux soit après l'étape de gravure ou de métallisation des tranchées. En particulier, il est mis en évidence que les masques de gravure peuvent entraîner une déformation des profils au cours des procédés de gravure plasma des structures sous l'effet de la relaxation de contraintes mécaniques pour les masques métalliques ou de la modification de leur composition pour les masques organiques. Une étude préliminaire, sur le transfert de la rugosité de bord de ligne (LWR) pendant l'étape de gravure, menée à l'aide d'un CD-AFM, est présentée. L'intérêt de l'intégration du matériau SiOCH sous sa forme hybride pour répondre à la problématique de la dégradation des SiOCH poreux par les procédés impliqués lors de la fabrication des niveaux d'interconnexions est démontré.

À partir des noeuds technologiques 45nm, les lignes métalliques des interconnexions des composants microélectroniques sont isolées entre elles par des matériaux diélectriques à faible permittivité (SiOCH poreux). Ces matériaux poreux sont sensibles aux procédés de fabrication et leur dégradation doit être minimisée afin de conserver de bonnes performances électriques et mécaniques. De plus, la réduction des dimensions des lignes métalliques se traduit par une augmentation de la résistivité du cuivre. Pour limiter cette dernière, des travaux sont menés sur la métallurgie et le contrôle de la rugosité des lignes de cuivre. Ce travail se focalise sur deux limites rencontrées lors de la fabrication de structures d'interconnexions : d'une part lors du transfert par gravure plasma de motifs à partir d'un masque métallique ou organique dans les matériaux SiOCH poreux, et d'autre part lors de l'intégration d'un matériau SiOCH hybride, rendu poreux soit après l'étape de gravure ou de métallisation des tranchées. En particulier, il est mis en évidence que les masques de gravure peuvent entraîner une déformation des profils au cours des procédés de gravure plasma des structures sous l'effet de la relaxation de contraintes mécaniques pour les masques métalliques ou de la modification de leur composition pour les masques organiques. Une étude préliminaire, sur le transfert de la rugosité de bord de ligne (LWR) pendant l'étape de gravure, menée à l'aide d'un CD-AFM, est présentée. L'intérêt de l'intégration du matériau SiOCH sous sa forme hybride pour répondre à la problématique de la dégradation des SiOCH poreux par les procédés impliqués lors de la fabrication des niveaux d'interconnexions est démontré.

La dégradation par électromigration des interconnexions en cuivre damascène est une des principales limitations de la fiabilité des circuits intégrés. Des méthodes de caractérisation complémentaires aux tests de durée de vie, habituellement utilisés, sont nécessaires pour approfondir nos connaissances sur ce phénomène de dégradation. Dans cette étude nous proposons de suivre la croissance par électromigration de la cavité en analysant l'évolution de la résistance de l'interconnexion en fonction du temps. Nous avons, dans un premier temps, étudié les effets de la section de ligne et de la température et, dans un second temps, ceux de la densité de courant et de la longueur de ligne. Nous avons ainsi montré que l'analyse de l'évolution de résistance est une méthode pertinente pour étudier la cinétique de dégradation et en extraire les paramètres caractéristiques tels que l'énergie d'activation du phénomène d'électromigration. Nous avons par ailleurs mis en évidence l'influence de la forme et de la taille de la cavité sur le temps à la défaillance, effet d'autant plus important que la ligne est courte.

Face à la complexité grandissante des convertisseurs statiques présents dans tout système électrique, les ingénieurs de conception ont besoin d'outils de modélisation électromagnétique de plus en plus performants, notamment en ce qui concerne la Compatibilité ÉlectroMagnétique (CEM). L'objectif de ce travail est de prendre en compte, sous la forme de capacités parasites, les couplages électriques en haute fréquence dans la modélisation CEM de dispositifs d'électronique de puissance. Plusieurs formulations intégrales basées sur la Méthode des Moments, ainsi que l'Adaptive Multi-Level Fast Multipole Method ont été développées et validées pour l'extraction de ces capacités équivalentes. Cette dernière méthode, qui permet d'accélérer les temps de calcul tout en limitant la place mémoire nécessaire (pas de stockage de matrice pleine), a été adaptée au problème pour garantir une meilleure précision des résultats en fonction du maillage. Un prototype de cet algorithme de calcul a été intégré dans le logiciel InCa3D, basée sur la méthode PEEC, permettant ainsi de construire un schéma électrique équivalent à constantes localisées où les effets capacitifs sont couplés au modèle résistif et inductif de la structure. Plusieurs cas tests, issus de la littérature ou d'applications industrielles, ont été simulés par le biais de ces schémas équivalents, soit dans un solveur circuit soit dans InCa3D, afin d'évaluer leurs performances CEM conduites et rayonnées. Enfin, les comparaisons réalisées avec des mesures ont donné de bons résultats et valident ainsi l'approche proposée. Une telle stratégie peut aisément faire partie de toute modélisation de type système, car elle permet de traiter des dispositifs de complexité industrielle sur une large bande de fréquences avec un modèle léger.