Depuis de nombreuses années, l'industrie microélectronique s'est engagée dans une course à l'augmentation des performances et à la diminution des coûts de ses dispositifs grâce à la miniaturisation de ces derniers. La génération de ces structures de petites dimensions repose essentiellement sur l'étape de lithographie. Dans cette optique, plusieurs techniques de lithographie nouvelle génération (NGL) sont en cours de développement afin de pouvoir répondre aux besoins de l'industrie pour les nœuds technologiques inférieurs à 20 nm. Parmi elles, les solutions de lithographie à faisceaux d'électrons multiples semblent très prometteuses grâce à leur écriture directe sans masque (ML2), ainsi que leur coût et encombrement réduits. Le CEA-LETI s'est associé à l'entreprise Mapper Lithography basée aux Pays-Bas afin d'aider au développement d'une technologie de lithographie électronique à faisceaux d'électrons multiples basse énergie (d'énergie 5 keV). Les travaux de thèse de ce manuscrit visent à contribuer au développement de cette technologie qui pourrait à terme permettre de réaliser des dispositifs CMOS pour les nœuds technologiques actuels et futurs. L'intégration d'une nouvelle technique de lithographie dans l'industrie repose sur 3 grands critères du procédé lithographique, la production horaire (sensibilité), la résolution (taille minimale des structures réalisées) et la rugosité de ligne. La rugosité de ligne est devenue l'un des paramètres les plus critiques limitant à l'heure actuelle la miniaturisation et pour cause cette dernière impacte de manière négative les performances des dispositifs. Alors que l'ITRS préconise une rugosité de ligne inférieure à 1.7 nm pour les futurs nœuds technologiques inférieurs à 20 nm, les lithographies actuelles ne permettent pas d'obtenir des rugosités inférieures à 4-5 nm. Les travaux de cette thèse visent la minimisation de la rugosité de ligne de résine imprimée par lithographie électronique en proposant des stratégies alternatives d'écriture ou en modifiant les empilements de matériaux sous-jacents la résine, ou encore par l'introduction de traitements post-lithographiques tels que des recuits thermiques ou des traitements plasma. Les études ont montré qu'en combinant une stratégie d'écriture et un traitement plasma à base de dihydrogène une réduction de 41% du LWR pouvait être obtenue. / For decades, the growth of the Semiconductor Industry (SI) has been driven by the paramount need for faster devices at a controlled cost primarily due to the shrinkage of chip transistors. The performances of future CMOS technology generations still rely on the decrease of the device dimensions. However, the photolithography is, today, the limiting factor for pattern miniaturization and the technology has been at a standstill since the development of 193-nm water-based immersion lithography. Moreover, another parameter limiting further semiconductor scaling is the transistor gate linewidth roughness (LWR), i.e. the standard deviation of the gate critical dimension (CD) along the line. The LWR needs to be controlled at the nanometer range to ensure good electrical performances of the future CMOS device. The lithography step is again identified as the root cause of the gate LWR. Indeed, the significant LWR (4-5 nm) of the patterns printed by photolithography is transferred into the gate during the subsequent plasma etching steps, resulting in a final gate LWR far above the sub-2 nm LWR targeted for the sub-20 nm technological nodes. In order to continue scaling down feature sizes of devices, the semiconductor industry is waiting for the maturity of next generation lithographies (NGL). Among NGL, one can find the promising mask-less direct-write techniques (ML2) in which multiple electron beam lithography (multibeam lithography) is regarded as a serious candidate for providing high resolution structures at a low cost. The firm MAPPER Lithography, associated with CEA-LETI is working on the development of such a technology. The aim of this work is to contribute to the development of a low energy (5 keV) multibeam technology and to focus on the improvement of the LWR of the printed patterns. Several process parameters have been investigated to decrease the LWR: the effect of a specific writing strategy, the influence of the under layers and the introduction of post-lithographic treatments such as plasma treatments or thermal annealing. This work has shown that by combining a biased writing strategy with H2 plasma treatment, a 41% LWR decrease could be obtained. Although this performance is still above the ITRS requirements, this work opens the pace for LWR optimization with multi-beam lithography.

La course à la compétitivité que se disputent les industriels du semi-conducteur implique d’augmenter le nombre de fonctionnalités par puce ainsi que de réduire leur coût unitaire, ce qui se traduit par une diminution continue de leur taille. Pour ce faire, le DSA (Directed Self-Assembly), ou auto-assemblage dirigé des copolymères à blocs associe les techniques de lithographie conventionnelle avec les propriétés d’organisation à l’échelle moléculaire des copolymères. Dans ce cadre, l’objectif global de cette thèse est d’évaluer le potentiel d’industrialisation du DSA par grapho-épitaxie pour des applications de type « shrink » et « multiplication » de contacts. Il s’agit en particulier de démontrer la capacité de cette technique à répondre au cahier des charges de l’ITRS en termes d’uniformité de CD, de désalignement et de taux de défauts. Une première étude concernant le « shrink de contact », basée sur l’impact des propriétés matériaux, d’affinité de surface et de tailles de guides permet de comprendre les mécanismes qui rentrent en jeu dans l’apparition de défauts d’assemblage. Une seconde partie de l’étude porte sur la multiplication de contact. Pour adresser cette application, deux types de guides ont été étudié : les guides elliptiques et les guides complexes dits « peanut ». L’étude de la fenêtre de procédé en termes de paramètres procédé comme le temps et la température de recuit, mais aussi de commensurabilité, a été menée. Une attention particulière a été portée sur l’impact de la variation du guide sur le pitch final obtenu en DSA, dont les données expérimentales ont été corrélées avec des résultats de simulation. Les critères de réussite sont basés sur les performances lithographiques qu’il faut juger à travers une métrologie de pointe. Le développement d’une métrologie spécifique pour mesurer l’erreur de placement des contacts ainsi que leur pitch a été conduite. / The competitiveness-chasing in which industrial manufactures are involved, leads to an exponential increase in the number of functionalities per chips, as well as reducing their unit cost, which results in a continuous decrease of their size. To achieve this, DSA (Directed Self-Assembly) of block copolymers, combines conventional lithography techniques with the molecular-scale organizational properties of copolymers. In this framework, the overall objective of this thesis is to evaluate the industrialization potential of the DSA process by graphoepitaxy for contact hole shrink and contact multiplication applications. In particular, it is necessary to demonstrate the ability of this technique to meet the ITRS specifications in terms of CD uniformity, misalignment and hole open yield. A first study on contact shrink, based on the impact of material properties, surface affinity and guiding feature size, allows us to understand the mechanisms involved in the appearance of defects. A second part of the study deals with contact multiplication. To address this application, two types of guides have been studied: elliptical guiding patterns and more complex ones called "peanut". The study of the process window in terms of process parameters such as annealing time and temperature, but also commensurability was conducted. Particular attention was paid to guide size variation and its impact on DSA final pitch. Experimental data from this study were correlated with simulations. The success criteria are based on the lithographic performances that must be judged through advanced metrology. The development of a specific metrology to measure the placement error of contacts as well as their pitch was conducted.

Dans les noeuds technologiques avancés ainsi que les technologies dérivées, des règles de dessin de plus en plus aggressives sont nécessaires. Cela conduit à une complexification des structures dans les circuits intégrés actuels. De telles structures posent un défi important aux procédés de fabrication, notamment les étapes dites de patterning que sont la lithographie et la gravure. Afin d'améliorer et d'optimiser ces structures, les designers se basent sur les règles et connaissances qu’ont les ingénieurs de leurs procédés. Ces règles ont besoin d'être alimentées par des informations dimensionnelles et structurelles de plus en plus complexes : configurations de type bord arrondi, distance entre deux bouts de lignes, rétrecissement de ligne, etc. La métrologie doit évoluer afin que les ingénieurs soient capables de mesurer et quantifier les dimensions des structures les plus complexes dans le but d'estimer la variabilité de leur procédé. Actuellement la variabilité est principalement estimée à partir de données issues du suivi en ligne de structures simples car elles sont les seules à garantir une mesure robuste et reproductible. Mais, elles peuvent difficilement être considérées comme représentatives du procédé ou du circuit. Utiliser la métrologie par CD-SEM pour mesurer des structures complexes de manière robuste est un défi technique. La création de recettes de mesures est complexe, nécessite un temps non négligeable et ne garantit pas une mesure stable. Cependant, une quantité importante d'informations est contenue dans l'image SEM. Les outils d'analyses fournis par les équipementiers permettent aujourd'hui d'extraire les contours SEM d'une structure présente dans l’image. Ainsi, le CD-SEM prend des images et la partie métrologie est réalisée hors ligne afin d'estimer la variabilité. Cette thèse vise à proposer aux ingénieurs de nouvelles possibilités de métrologie dimensionnelle afin de l’appliquer pour le contrôle des structures les plus complexes. Les contours SEM sont utilisés comme source d’information et exploités pour générer de nouvelles métriques. / In advanced technological nodes as well as derived technologies, aggressive design rules are needed. This leads to a complexity of structures in the current integrated circuits. Such structures pose a significant challenge to chip manufacturing processes, in particular patterning steps of lithography and etching. In order to improve and optimize these structures, designers need to rely on the rules and knowledge that engineers have about their processes. These rules need to be fed by complex dimensional and structural information: corner rounding, tip to tip distances, line end shortening, etc. Metrology must evolve so that engineers are able to measure and quantify the dimensions of the most complex structures in order to assess the process variability. Currently the variability is mainly quantified using data from the inline monitoring of simple structures as they are the only ones to guarantee a robust and reproducible measurement. But, they can hardly be considered as representative of the process or the circuit. Using CD-SEM metrology to measure complex structures in a robust way is a technical challenge. The creation of measurement recipes is complex, time consuming and does not guarantee a stable measurement. However, a significant amount of information is contained in the SEM image. The analysis tools provided by the equipment manufacturers allow to extract the SEM contours of a structure present in the image. Thus, the CD-SEM takes images and the metrology part is performed offline to estimate the variability.This thesis offers engineers new possibilities of dimensional metrology in order to apply it for process control of complex structures. SEM contours are used as a source of information and used to generate new metrics.

Les dimensions critiques des circuits intégrés diminuent continuellement au coursdes ans selon la loi de Moore. Les valeurs typiques sont aujourd’hui de 28nm,et seront de 22nm dans 18 mois. La photo-lithographie optique demeure encore latechnique la plus économique pour la production de masse. L’ouverture numériquedes objectifs atteint 1.30, grâce à l’introduction d’eau entre la lentille et la plaquette.La conséquence directe de ces grandes ouvertures est la réduction de la profondeurde champs de l’ordre d’une centaine de nanomètres. Le procédé photo-lithographiqueperdant de la latitude, le contrôle dimensionnel intra-cellule devient une nécessité.La variation dimensionnelle provient au premier ordre à la fois de la variation duplan focal dans le champ image, et aussi de la non uniformité de l’illumination duréticule. Pour contrôler cette variation, une boucle de régulation a été mise en placepour ajuster uniquement l’énergie des lots de production. On corrige ainsi de fait unmauvais focus par une compensation en énergie.Pour ne pas altérer l’image dans la résine, il est important de pouvoir dissocierles deux effets et adresser les causes de dégradation de l’image séparément. Le sujetde cette thèse est précisément de trouver un moyen de décorréler les deux paramètresaffectant l’uniformité de la dimension critique. L’idée principale est de trouver à lafois les motifs et les modèles théoriques pouvant conduire à discriminer des imagesselon leur sensibilité, soit au focus, soit à la dose / Following the ITRS roadmap, the critical dimension of the circuits are continuouslynarrowing. Optical Lithography still remains the cheapest way forintegrated circuits mass production. If the resists properties and the exposure wavelengthreduction had an important contribution to this result, the lens numericalaperture increase had a decisive impact. The numerical aperture is currently reaching1,30 thanks to the usage of water as immersion fluid between the lens andthe wafer. Future lens are targeting in a near future a 1,70 numerical aperture withimmersion fluids at higher refractive index. A direct consequence of these wider numericalaperture’s is the reduction of the depth of focus to few tens of nanometers,reducing the process windows and then the integrated circuits manufacturability. Inaddition the pure numerical aperture effect on focus, off axis illumination is leadingto amplify the reticle critical dimension variations, and the intrafield focus controlbecomes more and more crucial.The last scanner generation provides some tools to adjust the intrafield energy.As the two effects appear to compensate each of them critical dimension variation,it becomes very important to be able to dissociate the effect of one from the otherin order to select the most efficient mean to get the greater process windows. Moreover, the average value compensations must feed accurately the Run to Run feedback loop for the next exposed wafers.The purpose of this thesis is to find a way to un-correlate the various parametersaffecting the critical dimension uniformity. Some researchers tried to design specificfeatures whose shape modifications due to focus offset could be detected as an overlayerror measured by the appropriate tool, but the limitations seem to be actuallyreached. New tools, as scatterometers, could provide a more precise information.The desire output of this thesis would be to provide a methodology to allow an inline intrafield focus follow up for the future technologies at 20nm half pitch

Dans le contexte d’une miniaturisation des circuits imprimés dans l’industrie de la microélectronique, les méthodes de structuration optiques appelées photolithographies arrivent en limite de résolution. L’utilisation complémentaire de l’auto-assemblage dirigé (DSA) de copolymère à blocs (CPB) permet de repousser les dimensions critiques (CD) atteignables tout en multipliant la densité des structures obtenues. Ces matériaux peuvent en effet former des motifs géométriques biphasés et périodiques de dimensions inférieures à la vingtaine de nanomètre. Rapides, bas coût et compatibles avec les équipements déjà disponibles dans l’industrie, les différents procédés DSA pour application ligne/espace développés dans la littérature se heurtent néanmoins à des problématiques de défectivité, de rugosité et d’uniformité des dimensions transférées. La plupart des solutions envisagées se font au détriment des arguments de base en faveur du DSA, notamment en ce qui concerne sa compatibilité avec la lithographie actuellement utilisée dans l’industrie. Dans ce contexte, le travail de thèse présenté ici s’attachera à étudier et solutionner les différentes problématiques liées à l’utilisation en graphoépitaxie du DSA comme solution complémentaire à la lithographie conventionnelle. Cette thèse centrée sur le matériau PS-b-PMMA s’est tout d’abord attachée à la compréhension des mécanismes impliqués dans la structuration de ces domaines lamellaires dans deux environnements. En configuration plane tout d’abord, l’impact des paramètres dictant la morphologie, l’orientation et la défectivité du CPB est étudié. La cinétique d’organisation des micro domaines peut alors être optimisée pour obtenir des motifs les mieux définis et les plus stables possibles, en un minimum de temps. Des optimisations matériaux proposées par la société partenaire ARKEMA sont évaluées comme prometteuses, et l’importance du contrôle de l’atmosphère sur le comportement du CPB en température est étudiée. En utilisant ces premiers acquis, le matériau est utilisé pour réaliser la densification de motifs « guides » ligne/espace préalablement réalisés par lithographie optique. L’étude de la morphologie adoptée par le polymère en fonction des multiples paramètres du guide (dimension, chimie d’interface, taux de remplissage…) permet de délimiter des fenêtres de fonctionnement pour un procédé stable sur plaque 300mm. La dimension de ces fenêtres est confirmée par une étude statistique suivant les métriques de défectivité et de rugosité, mesurées par un protocole de métrologie développé pendant cette thèse. Cette première étude a fait l’objet d’une publication d’un papier. Dans un effort de démonstration de l’intérêt de ce procédé, son intégration dans un empilement de réalisation de transistors en nanofils est réalisée. De premiers essais de transfert révèlent des problématiques de défectivités locales jusqu’alors masquées par l’épaisseur du film. Les méthodes de transferts disponibles étant incapables de corriger ces défauts, une variante du procédé DSA est développée. Elle repose sur la possibilité de modifier sélectivement les énergies de surfaces par application d’une dose contrôlée de lumière UV. Une étude associant à la fois la modification de la morphologie du PS-b-PMMA et la composition du matériau (suivie par spectroscopie infrarouge) en fonction de cette dose d’insolation révèle qu’un phénomène de photo-oxydation est responsable de ces phénomènes. Grâce à cette méthode, qui fait l’objet d’une publication en cours de soumission, les surfaces directement en contact avec le CPB sont modifiées de façon à le contraindre à adopter des configurations morphologiques sans défauts enterrés. Ce résultat est confirmé par les différentes étapes de transfert qui permettent de réaliser les nanofils désirés avec des dimensions maîtrisées. Des problématiques d’uniformité de remplissage sont toutefois adressées car elles restent un obstacle des nanofils uniformes à travers une plaque 300mm. / There is a fixed limit to the maximum resolution the photolithography can provide in the context of the integrated circuit’s size reduction encouraged by the microelectronic industry. The Directed Self-Assembly (DSA) of bloc copolymers (BCP) can be used as a complementary technique enabling smaller critical dimensions of features (CD) obtained by density multiplication of initial, loose i193 lithography patterns. These materials can undergo specific phase separation to self-assemble into periodic, sub-20nm ordered nanostructures.Fast, cost-efficient and highly compatible with equipment and techniques already in use in the industry for line/space (L/S) applications, the different DSA processes found in literature still suffer from defectivity, roughness and CD uniformity (CDU) issues. Most successful solutions are made possible at the loss of some of the most appealing DSA features, mainly its compatibility with current i193 lithography. In this context, the work of this thesis studied and proposed innovative solutions to the problematics posed when using graphoepitaxy as the DSA complementary technique.This work presented therein - revolving around a 38nm period lamellar PS-b-PMMA material - first tried to comprehend the mechanisms involved in the self-assembly of lamellae in one of two environment: flat configuration and 3D, graphoepitaxy configuration. In the former, a study of the parameters dictating the morphology, orientation and defect levels of the BCP was performed. This provides a mean to optimize the kinetics of self-assembly to last less than five minutes while enabling stable and reproducible morphology. Materials optimization and atmosphere composition’s impact during annealing is also discussed. This initial knowledge is then used to perform the density multiplication of L/S guiding pattern using conventional optical lithography at Leti. The study of the lamellae morphology as a function of the multiples guiding patterns’ parameters (CD, interface chemistries, thickness levels…) provides fixed process windows (PW) for a stable process over a 300mm wafer. The shape and size of these PWs is further confirmed by a statistic study of defectivity and roughness metrics as defined by a specific metrology protocol developed during this thesis. This work has led to the publication of a paper.In an effort to demonstrate its relevance in the industry, full integration of this DSA process is carried out in pursuit of functional stacked nanowire (NW) transistors acquisition. First etching tests failed though, as they revealed unknown defective formation of the lamellae at the buried interface. The etching process Leti available at Leti proved enable to compensate for these local variations of transfer features. Consequently, a new iteration of the DSA process is presented. It consists in using UV light exposure to selectively shift the interfacial energies of the guiding patterns’ surfaces. A study of the shift in both the observed lamellae morphology and the composition of the material (followed by Infrared Spectroscopy) as a function of the UV dosage is performed. It identifies a photo-oxidation mechanism which can be finely tuned to independently promote defect-free alignment of the BCP lamellae with any of the guiding pattern surfaces. This work, currently awaiting publication, is further verified by the different etching steps achieving monocrystalline silicon nanowires of controlled dimensions. The associated transistors are now being submitted to electrical characterization. Full wafer uniformity of features is a work in progress however, as BCP thickness filling of guiding patterns is still highly dependent on their density.

Nanofios semicondutores de óxido metálico apresentam enorme potencial em aplicações de nano-sensoriamento de diferentes gases e substâncias químicas e biológicas, bem como na aplicação a detectores UV-visível. Neste trabalho, desenvolvemos e aperfeiçoamos a síntese de nanofios de ZnO em substratos de safira (001), silício (111) e silício (100) sob diferentes concentrações de oxigênio usando o processo de transporte de vapor-liquido-sólido (VLS). No presente trabalho, investigamos a influência da concentração de oxigênio no crescimento de nanofios de ZnO por Espectroscopia de Fotoluminescência a temperatura variável com a finalidade de estudo da mudança na concentração de defeitos. Apresentamos, ainda, caracterizações elétricas (IxV e Ixt) de nanoestruturas de ZnO sob diferentes pressões com o objetivo de estudar os defeitos envolvidos nos processos de transportes eletrônicos. Por último, propomos o desenvolvimento de micro-contatos através da técnica de microfeixe iônico e através de nanolitografia por feixe de elétrons com a finalidade de aplicações a sensores químicos, gasosos e fotodetectores. / Metal oxide nanowires semiconductors have enormous potential in high-sensitive, fast and selective sensing applications. It may be used to selectively detect different gases, chemical and biological substances and also in UV-visible photodetectors. The described processes involve the synthesis as well as the characterization of ZnO nanowires grown on sapphire (001), silicon (100) e silicon (111) substrates by the Vapor-liquid-solid transport method. In the present work, we describe the influence of oxygen concentration introduced in the growth step measured by photoluminescence at variable temperature to demonstrate the change in defect levels emission (DLE). Furthermore, we have shown electrical characterization (IxV and Ixt) in order to study the ambient effect for transport mechanisms in ZnO nanowires. We also report the development of crucial steps in the fabrication for an upcoming ZnO nanowire sensor device (gas, chemical and photodetector) using lithography techniques such as ion micro-beam and electron beam with the purpose of fabricating metallic micro-pads.

Neste trabalho, descrevemos o crescimento controlado e alinhado de nanofios de óxido de zinco (ZnO), bem como a análise das propriedades de emissão de campo (Field Emission) destes nanomateriais. Diferentes estratégias de síntese e posicionamento dos nanofios foram utilizadas para a otimização da emissão de elétrons por campo. Utilizamos diferentes técnicas de litografia no processo de crescimento de nanofios em regiões pré-definidas. Como resultado, são apresentadas diferentes condições para o crescimento de nanofios de ZnO. As caracterizações estruturais comprovam a qualidade cristalina dos fios. As emissões de elétrons por campo foram caracterizadas e seguem, em média, as previsões da teoria de Fowler-Nordheim. A amostra com melhor desempenho apresenta emissão de 50 A em um campo aplicado de ~2.6 V/μm. Os fios iniciam a emissão em 1.6 V/μm, considerando uma corrente inicial de 10-6 A. Tal investigação visa contribuir para o uso destes materiais nas tecnologias de mostradores planos (Field Emission Display - FED), de alta resolução. / In this work, we report on the controlled growth of vertically aligned zinc oxide (ZnO) nanowires, as well as their field emission properties. Different syntheses and positioning strategies concerning nanowires growth were proposed with the purpose of optimizing its electron field emission. Different lithography techniques were used in order to grow the wires on specific locations on the substrate. As result we present several conditions for the ZnO nanowires growth. The structural characterizations show the high crystal quality obtained. The field emission behavior of the wires was investigated showing that it follows the Fowler-Nordheim theory predictions. The best sample showed an emission of 50 A at ~2.6 V/μm of applied electric field. The emission threshold field was 1.6 V/μm for a current of 10-6 A. This research aims to contribute for the use of these materials in the high resolution flat panel displays technology (Field Emission Display - FED).

Este trabalho introduz o conceito de cortes k e cortes kl sobre um circuito mapeado, em uma representação netlist. Esta nova abordagem é derivada do conceito de cortes k e cortes kl sobre AIGs (and inverter graphs), respeitando as diferenças entre essas duas formas de representar um circuito. As principais diferenças são: (1) o número de entradas em um nodo do grafo, e (2) a presença de inversores e buffers de forma explícita no circuito mapeado. Um algoritmo para enumerar cortes k e cortes kl é proposto e implementado. A principal motivação de usar cortes kl sobre circuitos mapeados é para realizar otimizações locais na síntese lógica de circuitos digitais. A principal contribuição deste trabalho é uma abordagem nova de remapeamento iterativo, utilizando cortes kl, reduzindo a área do circuito e respeitando as restrições de temporização do circuito. O uso de portas lógicas complexas pode potencialmente reduzir a área total de um circuito, mas elas precisam ser escolhidas corretamente de forma a manter as restrições de temporização do circuito. Ferramentas comerciais de síntese lógica trabalham melhor com portas lógicas simples e não são capazes de explorar eventuais vantagens em utilizar portas lógicas complexas. A abordagem proposta de remapeamento iterativo utilizando cortes kl é capaz de explorar uma quantidade maior de portas lógicas com funções lógicas diferentes, reduzindo a área do circuito, e mantendo as restrições de temporização intactas ao fazer uma checagem STA (análise temporal estática). Resultados experimentais mostram uma redução de até 38% de área na parte combinacional de circuitos para um subconjunto de benchmarks IWLS 2005, quando comparados aos resultados de ferramentas comerciais de síntese lógica. Outra contribuição deste trabalho é um novo modelo de rendimento (yield) para fabricação de circuitos integrados (IC) digitais, considerando problemas de resolução da etapa de litografia como uma fonte de diminuição do yield. O uso de leiautes regulares pode melhorar bastante a resolução da etapa de litografia, mas existe um aumento de área significativo ao se introduzir a regularidade. Esta é a primeira abordagem que considera o compromisso (trade off) de portas lógicas com diferentes níveis de regularidade e diferentes áreas durante a síntese lógica, de forma a melhorar o yield do projeto. A ferramenta desenvolvida de remapeamento tecnológico utilizando cortes kl foi modificada de forma a utilizar esse modelo de yield como função custo, de forma a aumentar o número de boas amostras (dies) por lâmina de silício (wafer), com resultados promissores. / This work introduces the concept of k-cuts and kl-cuts on top of a mapped circuit in a netlist representation. Such new approach is derived from the concept of k-cuts and klcuts on top of AIGs (and inverter graphs), respecting the differences between these two circuit representations. The main differences are: (1) the number of allowed inputs for a logic node, and (2) the presence of explicit inverters and buffers in the netlist. Algorithms for enumerating k-cuts and kl-cuts on top of a mapped circuit are proposed and implemented. The main motivation to use kl-cuts on top mapped circuits is to perform local optimization in digital circuit logic synthesis. The main contribution of this work is a novel iterative remapping approach using klcuts, reducing area while keeping the timing constraints attained. The use of complex gates can potentially reduce the circuit area, but they have to be chosen wisely to preserve timing constraints. Logic synthesis commercial design tools work better with simple cells and are not capable of taking full advantage of complex cells. The proposed iterative remapping approach can exploit a larger amount of logic gates, reducing circuit area, and respecting global timing constraints by performing an STA (static timing analysis) check. Experimental results show that this approach is able to reduce up to 38% in area of the combinational portion of circuits for a subset of IWLS 2005 benchmarks, when compared to results obtained from logic synthesis commercial tools. Another contribution of this work is a novel yield model for digital integrated circuits (IC) manufacturing, considering lithography printability problems as a source of yield loss. The use of regular layouts can improve the lithography, but it results in a significant area overhead by introducing regularity. This is the first approach that considers the tradeoff of cells with different level of regularity and different area overhead during the logic synthesis, in order to improve overall design yield. The technology remapping tool based on kl-cuts developed was modified in order to use such yield model as cost function, improving the number of good dies per wafer, with promising interesting results.

La lithographie par double impression est une solution potentielle proposée pour l'impression des circuits des nœuds technologiques avancés (22nm et au-delà) en attendant que la lithographie Extrême Ultraviolet soit prête pour la production en masse. La technique de double impression est basée sur la décomposition en deux masques d'exposition des motifs d'un niveau donné du circuit intégré. Deux motifs voisins ayant un pas inférieur au pas minimal résolu en un procédé lithographique sont affiliés simultanément à deux masques différents. Les motifs ayant des pas supérieurs au pas critique, motifs non critiques, sont mis sur un masque ou sur un autre dans le but de générer une densité de motifs équivalente entre les deux masques d'exposition. Dans cette thèse, nous avons développé une nouvelle méthode de décomposition dite « décomposition optique ». Cette dernière est basée sur l'analyse de l'interaction des ordres de diffraction dans le plan de la pupille du système optique de projection. La décomposition optique permet d'améliorer l'affiliation des motifs non critiques à l'un des deux masques dans le but d'améliorer le contraste des deux masques lors de la double impression. Afin de valider cette nouvelle méthode de décomposition, nous l'avons appliqué au niveau contacts d'un circuit de logique du nœud 22nm. / As the lithography EUV is not yet ready to be used for semi-conductor business needs, the double patterning lithography is a promising solution to print sub 22nm node features. The principle of the double patterning is the pitch splitting also named as the coloring of a given circuit layer's features. Two adjacent features must be assigned opposite masks or opposite colors corresponding to different exposures, if their pitch is less than the minimum resolvable pitch. However, features with pitches larger than the critical one are not critical and could be assigned to one of the two masks for density balance. In this thesis, we developed a new split called “optical split” based on the diffractive orders analysis in the pupil plane. The optical split optimizes the non critical contacts affiliation to one of the two exposure masks. The goal of the optical split is to enhance the lithographic performances of the generated masks in order to improve the double patterning process printing. In order to validate the optical split, we apply it on contact layer of the 22nm node logic.

Neste trabalho, descrevemos o crescimento controlado e alinhado de nanofios de óxido de zinco (ZnO), bem como a análise das propriedades de emissão de campo (Field Emission) destes nanomateriais. Diferentes estratégias de síntese e posicionamento dos nanofios foram utilizadas para a otimização da emissão de elétrons por campo. Utilizamos diferentes técnicas de litografia no processo de crescimento de nanofios em regiões pré-definidas. Como resultado, são apresentadas diferentes condições para o crescimento de nanofios de ZnO. As caracterizações estruturais comprovam a qualidade cristalina dos fios. As emissões de elétrons por campo foram caracterizadas e seguem, em média, as previsões da teoria de Fowler-Nordheim. A amostra com melhor desempenho apresenta emissão de 50 A em um campo aplicado de ~2.6 V/μm. Os fios iniciam a emissão em 1.6 V/μm, considerando uma corrente inicial de 10-6 A. Tal investigação visa contribuir para o uso destes materiais nas tecnologias de mostradores planos (Field Emission Display - FED), de alta resolução. / In this work, we report on the controlled growth of vertically aligned zinc oxide (ZnO) nanowires, as well as their field emission properties. Different syntheses and positioning strategies concerning nanowires growth were proposed with the purpose of optimizing its electron field emission. Different lithography techniques were used in order to grow the wires on specific locations on the substrate. As result we present several conditions for the ZnO nanowires growth. The structural characterizations show the high crystal quality obtained. The field emission behavior of the wires was investigated showing that it follows the Fowler-Nordheim theory predictions. The best sample showed an emission of 50 A at ~2.6 V/μm of applied electric field. The emission threshold field was 1.6 V/μm for a current of 10-6 A. This research aims to contribute for the use of these materials in the high resolution flat panel displays technology (Field Emission Display - FED).