Dans l’industrie semiconducteur, une décharge électrostatique peut se produire tout au long de la vie d’une puce électronique, et constitue un vrai problème pour la fiabilité du circuit intégré et une cause majeure de défaillance. Un nouveau modèle, modèle du composant chargé (CDM, Charged Device Model) a été récemment développé pour simuler un composant chargé qui se décharge au travers d'une de ses broches vers la masse. La forme d’onde d’une telle décharge se présente comme une impulsion de courant de grande amplitude (15A pour un CDM de 1KV sur une capacité de charge de 10pF) d’une durée de seulement quelques nanosecondes. En effet, il est de plus en plus courant de constater des signatures de défaillance ESD au coeur des circuits intégrés, généralement des claquages d’oxyde qui sont typiquement induites par les décharges CDM. Une protection ESD ayant une dynamique de déclenchement inappropriée ou la circulation d'un fort courant de décharge (dans le substrat ou sur les pistes métalliques) peut induire localement des variations de potentiel suffisantes pour endommager les oxydes (3-5nm d’épaisseur pour la technologie CMOS 45nm). Face aux défis de la décharge CDM, dans cette thèse, nous nous sommes intéressée d’abord à la détection et la compréhension des défauts latents induits par les stress CDM dans les circuits intégrés, en utilisant une technique de haute sensibilité, « la mesure de bruit en basse fréquence ». Un convertisseur DC-DC a été stressé par le test CDM, après chaque étape de traitement (stockage, recuit, et vieillissement), et l’évolution des défauts latents générés a été étudiée. Ensuite, nous avons proposé une méthodologie de modélisation du circuit intégré complet afin de simuler la stratégie de protection vis-à-vis des stress CDM en limitant les problèmes de convergence de simulation. Son originalité réside dans la modélisation de la résistance du substrat en très forte injection adaptée à la décharge CDM à l’aide de la mesure VF-TLP (Very Fast Transmission Line Pulsing) et de la simulation physique 2D et 3D. La méthodologie a été validée sur une technologie CMOS avancée 45nm et une technologie BiCMOS 0,25mm). A la fin, la méthodologie de simulation CDM a été validée sur un produit commercial. / In the semiconductor industry, electrostatic discharge (ESD) can occur throughout over the whole life of a chip. This is a real problem for the reliability of the integrated circuit (IC) and a major failure cause. A new ESD model, Charged Device Model (CDM) was recently developed to simulate a charged device which discharges through one of its pin to ground. The waveform of such a discharge is a current pulse of high amplitude (15A for a 1KV CDM stress on a precharged capacitor of 10pF) over a few nanoseconds duration. Indeed, it is increasingly common to encounter ESD failure signatures into the IC core, usually gate oxide breakdowns that are typically induced by CDM stress. ESD protections with inappropriate triggering speed or strong discharge currents (into the substrate or the metal tracks) can locally lead to potential drop sufficient to damage the oxide (3-5nm thickness in 45nm CMOS technology).Given the challenges of the CDM discharges, this thesis was firstly focused on the detection and understanding of latent defects caused by CDM stress in integrated circuits, using a high- ensitivity technique, namely low frequency noise measurement (LFN). A DCDC converter has been stressed by the CDM test. After each step of processing (storage, burn-in, and aging), the evolution of latent defects generated was investigated. Secondly, a methodology for modeling the complete integrated circuit has been proposed to simulate the CDM protection strategy by limiting the simulation convergence problems. Its main originality consists in the modeling of the substrate resistance under very high injection adapted to the CDM discharge using both VF-TLP (Very Fast Transmission Line Pulsing) measurement and 2D/3D physical simulation. The model was successfully validated on 45nm CMOS and 0.25 µm BiCMOS technologies. Finally, the CDM simulation methodology was validated on a commercial product.

Le point central de cette thèse est la physique du bruit: la transformée de Fourier de la function de correlation temporelle courant-courant. Nous examinons des situations dans lesquelles le bruit généré par un circuit mésoscopique donné affecte le comportement d'un autre circuit mésoscopique. Dans une première partie, la source de bruit est inconnue, et le circuit mésoscopique qui lui est couplé de manière capacitive se comporte comme un détecteur de bruit à haute fréquence. Dans notre cas, le détecteur est constitué d'une jonction métal normal-supraconducteur, où le transport électronique est du au transfert de<br />quasiparticules, ou, de manière plus intéressante, est du à la réflexion d'Andreev. La théorie du blocage de Coulomb dynamique est utilisée pour calculer le courant continu qui passe dans le circuit de détection, procurant ainsi une information sur le bruit à haute fréquence. Dans la deuxième partie de cette thèse, la source de bruit est connue : elle provient d'une barre de Hall avec un contact ponctuel, dont les caractéristiques de courant-tension et de bruit sont bien établies dans le régime de l'effet Hall<br />quantique fractionnaire. Un point quantique connecté à des bornes source et drain, qui est placé au voisinage du<br />contact ponctuel, acquière une largeur de raie finie lorsque le courant fluctue, et se comporte comme un<br />détecteur de bruit de charge. Nous calculons le taux de déphasage du point quantique dans le régime de<br />faible et de fort rétrodiffusion, tout en décrivant l'effet de l'écrantage faible ou fort de l'interaction<br />Coulombienne entre la barre de Hall et le point quantique.

Une étude expérimentale du vieillissement des matériaux vitreux,<br />basée sur l'analogie entre verres de spin et verres structuraux, a<br />été réalisée en introduisant une température effective Teff<br />pour ces systèmes faiblement hors équilibre. Cette nouvelle<br />observable se mesure via le rapport fluctuation dissipation.<br /><br />La mesure de Teff sur les propriétés diélectriques d'un verre<br />polymérique (polycarbonate) après une trempe sous la température<br />de transition vitreuse montre que le théorème fluctuation<br />dissipation est fortement violé. L'amplitude et la persistance<br />dans le temps de cette violation sont des fonctions décroissantes<br />de la fréquence. Autour de 1 Hz, elle persiste plusieurs heures.<br />L'origine de la violation semble être due à une dynamique<br />fortement intermittente caractérisée par de grandes fluctuations.<br />Cette intermittence semble dépendre de la vitesse de trempe et de<br />la température d'arrêt. Une interprétation théorique basée sur le<br />modèle en piège permet de rendre compte de cette dynamique.<br /><br />Un comportement intermittent très similaire a été observé pour un<br />verre colloïdal (Laponite) pendant la transition de l'état liquide<br />à l'état solide alors qu'aucune violation ou intermittence n'ont<br />été observées après une trempe lente réalisée sur un autre verre<br />polymérique, le poly(méthyl méthacrylate) (PMMA).<br /><br />Nous présentons également une mesure mécanique préliminaire de la<br />relation fluctuation dissipation sur une tige de polycarbonate à<br />l'aide d'un interféromètre de Nomarski à deux bras.

Ce manuscrit présente l'intégration conjointe d'un banc de mesure de bruit de phase et de résonateurs BAW sur lesquels doit s'effectuer la mesure. Une tendance actuelle vise à intégrer à côté de systèmes plus ou moins complexes, des circuits permettant d'en faciliter les tests. L'intégration du banc de mesure de bruit de phase permet de nous affranchir des contraintes provenant de la mesure externe sous pointes et du coût élevé associé. L'intégration simultanée des circuits de tests avec les systèmes à mesurer, permet également d'exploiter pleinement les possibilités d'appariement de composants disponibles sur un même substrat. Ce type de mesure On-Chip simplifie considérablement la procédure de test, en minimisant l'utilisation de matériel de mesure externe encombrant et de coût élevé. Elle évite aussi les dispersions inhérentes à l'utilisation de composants discrets externes, offrant la possibilité de suivre facilement l'évolution des caractéristiques du système, soit dans le temps, soit après divers types de dégradations. Cette mesure intégrée conduit naturellement à la conception de circuits autotestables, et donc autoreconfigurables. Notre travail de thèse a consisté à définir l'architecture, ainsi que le dimensionnement des différents éléments du banc de mesure, en fonction de la précision de mesure souhaitée. Nous avons montrer qu'un système d'instrumentation performant peut s'intégrer dans une technologie SiGe standard.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal