Tese (Doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-18T15:56:35Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T02:26:17Z : No. of bitstreams: 1 147226.pdf: 19168271 bytes, checksum: a5fa88152eb3fba56f271c59bef34e82 (MD5)

Orientadores: Peter Jurgen Tatsch, Stanislav A. Moshkalyov / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-15T01:24:44Z (GMT). No. of bitstreams: 1 Nobre_FranciscoDiegoMartins_M.pdf: 7000328 bytes, checksum: ea69e5992c8dcac9e0a9aeab6ccf2ca5 (MD5) Previous issue date: 2009 / Resumo: Este trabalho apresenta o desenvolvimento de processos de corrosão de filmes de silício policristalino por plasmas contendo flúor e cloro, para aplicações em dispositivos MEMS (Micro-Electro-Mechanical-Systems) e MOS (Metal Óxido Semicondutor). A corrosão foi feita em um reator RIE (Reactive Ion Etching) marca Applied Materials, modelo PE8300A. Para aplicação em MEMS foram feitas corrosões de silício policristalino, com perfis anisotrópicos e seletividade maior que 20 para óxido de silício. As misturas gasosas utilizadas na corrosão foram: Ar/SF6 e Ar/SF6/Cl2. Para avaliar melhor a evolução do perfil de corrosão, foram utilizadas amostras com filmes espessos de silício policristalino (>2 µm). Para aplicação em eletrodo de transistores MOS foi feito o afinamento de linhas de 2,5 µm para 500 nm de largura, com perfil vertical (A~0,95). Foi feita uma análise da rugosidade da superfície antes e depois dos processos de corrosão com plasma de Ar/SF6 e Ar/SF6/Cl2. Como máscara utilizaram-se linhas sub-micrométricas de platina, 300 nm de largura, depositas em equipamento FIB, sistema de feixe de íons focalizados. Foram ainda realizados processos de corrosão de dióxido de silício com plasma de misturas de Ar/SF6, objetivando altas taxas de corrosão, e de remoção de máscaras de fotorresiste com plasma de oxigênio. Os processos foram caracterizados com vários equipamentos. Um Perfilômetro foi utilizado para medir as profundidades das corrosões, para a determinação das taxas de corrosão. Um elipsômetro e um interferômetro foram utilizados nas medidas das espessuras e dos índices de refração dos filmes utilizados. Imagens SEM (Scanning Electron Microscopy) dos filmes corroídos foram feitas para analisar o perfil e determinar o mecanismo de corrosão para cada mistura, e imagens Focused Ion Beam (FIB) para analisar as estruturas sub-micrométricas. / Abstract: This work presents the results and the discussion about mechanisms of plasma etching of polysilicon and silicon films for applications in MEMS and MOS devices. The etching was performed in a conventional reactor of plasma etching, Applied Materials PE8300A model, in a RIE mode (Reactive Ion Etching). For application in MEMS, polysilicon etching with anisotropic profile and high selectivity (>20) for silicon oxide was obtained. The mixtures used in etching were SF6/Ar/Cl2 and SF6/Ar/Cl2. The evolution of the etching profile is better evaluated using polysilicon thick films (>2 µm). For application in MOS transistors electrode, 2,5 µm to 500 nm thinning was obtained with anisotropic profile (At~0,95). For surface routh analisys, before and after the etching processes in Ar/SF6 and Ar/SF6/Cl2 plasmas, sub-micrometric polysilicon lines, with platinum mask deposited by FIB, were etched. Next, silicon dioxide etching processes were executed using Ar/SF6 mixtures in order to obtain high etching rates. Finally, photoresist masks were removed without compromising the adjacent material by the use of oxygen. The films were characterized with the use of a variety of equipment. The Profiler was used to measure the etching depth, and therefore the etching rate was evaluated. / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Luiz Carlos Kretly / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-12T09:54:12Z (GMT). No. of bitstreams: 1 FonsecaJunior_PauloNazarenoLagoia.pdf: 5632530 bytes, checksum: ea9f82363483a872a3effe7dbd527b5f (MD5) Previous issue date: 2008 / Resumo: Este trabalho tem como finalidade a implementação de indutores integrados passivos baseados nas tecnologias de fabricação CMOS e BiCMOS. Os indutores são dispositivos fundamentais em aplicações de rádio freqüência e estão presentes na maioria dos circuitos de RF como amplificadores e osciladores. Os Indutores integrados passivos têm seus desempenhos degradados principalmente pelas perdas associadas ao metal e substrato. E apesar da existência de vários métodos de otimização, as foundries em geral, ainda oferecem um número reduzido de componentes, o que dificulta a escolha do melhor dispositivo para cada circuito. Sendo assim, a partir do projeto e implementação de indutores integrados o projetista é capaz de desenvolver novos dispositivos para cada aplicação. Este trabalho apresenta os resultados experimentais de indutores CMOS otimizados com a técnica de empilhamento para a redução de perdas ôhmicas e de PGS para a redução de perdas pelo substrato. Apresenta-se também indutores projetados na tecnologia BiCMOS com dupla camada de PGS; enterrada n+ e silício policristalino. / Abstract: This work aims the design and implementation of integrated passive inductors based on CMOS and BiCMOS processes. The inductors are essential devices in radio frequency applications and are used in many RF circuits such as amplifiers and oscillators. The inductors' performance is mainly limited by metal and substrate losses. Although various methods of improvement have been proposed, the foundries still offer a reduced number of components, making far more difficult to choose the best device for each circuit. In this way, from the design and implementation of integrated inductors, the designer is able to enhance and develop new devices for each application. This works presents the experimental results of inductors based on CMOS process. These inductors have been improved with two techniques; multilevel and PGS, the first one reduce the metal losses and the second to reduce the substrate losses. This work also shows inductors improved with double PGS based on BiCMOS process. The double PGS was designed with polysilicon and n+ buried layer. / Universidade Estadual de Campi / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

[pt] No presente trabalho, foram abordadas duas formas alternativas de materiais para a redução do cromo hexavalente. Para um dos materiais foram sintetizadas nanopartículas de ferro metálico, níquel metálico e sílica como suporte, e o outro material visando menor custo e maior acessibilidade foi uma lã de aço comercial. Ambos têm como objetivo a diminuição ou remediação de cromo hexavalente através de soluções de dicromato de potássio em concentrações que visam simular contaminações geradas por diversas operações industriais. A função destes materiais é de atuar como um forte agente redutor, doando elétrons para reduzir o cromo hexavalente em cromo trivalente. As nanopartículas de ferro zero valente, níquel zero valente suportadas em sílica foram sintetizadas empregando sulfatos em uma técnica de redução com borohidreto de potássio em solução aquosa. As nanopartículas foram caracterizadas com o auxílio da técnica de difração de raio-X para determinar as fases presentes, e de microscopia eletrônica de varredura com espectroscopia por dispersão de energia, definindo a composição química elementar e a morfologia das superfícies, e ICP para quantificar a composição dos elementos ferro e níquel. Finalmente, foram realizados os testes de redução do cromo hexavalente em cromo trivalente através do Espectrofotômetro UV-VIS, sendo quantificada a concentração de cromo hexavalente presente na solução através da técnica colorimétrica com o reagente altamente seletivo, o 1,5-difenilcarbazida (DFC). As nanopartículas e a lã de aço demonstraram eficiência na redução do cromo hexavalente em concentrações de 8,32 ppm (K2Cr2O7 80 Mmol/L), 6,241 (K2Cr2O7 60 Mmol/L) e 4,161 ppm (K2Cr2O7 40 Mmol/L) com tempos inferiores a 5 minutos. Contudo, as nanopartículas de Fe0-Ni0 suportadas em SiO2 reduziram o cromo hexavalente com uma quantidade em massa de Fe0 aproximadamente 110 vezes menor em relação a lã de aço, considerando que este é constituído unicamente por ferro metálico. Credita-se esta efetividade à maior área superficial por unidade de massa das partículas nanoestruturadas. / [en] In the present work, two alternative forms were approached using different materials. For one of the materials, nanoparticles of metallic iron, metallic nickel and silica as support were synthesized, and the other material aiming at lower cost and greater accessibility will be steel wool. Both have the objective of reducing or remediation of hexavalent chromium through solutions of potassium dichromate in concentrations that aim to simulate contaminations generated by various industrial operations. The function of these materials is to act as a strong reducing agent by donating electrons to reduce the hexavalent chromium to trivalent chromium. The nanoparticles of zero-valent Iron, zero-valent nickel supported on silica was synthesized using sulfates in a reduction technique with potassium borohydride in aqueous solution. The nanoparticles were characterized with the help of the XRD technique, from the diffraction pattern generated and quantifying the present phases, and SEM / EDS, defining elemental chemical composition and surface morphology and ICP to quantify the elemental composition. Finally, the tests of reduction of the hexavalent chromium in trivalent chromium through the UV-VIS spectrophotometer were carried out, and the concentration of hexavalent Chromium present in the solution was quantified through the Colorimetric technique with the highly selective reagent, 1,5-diphenylcarbazide (DFC). Nanoparticles and steel wool showed efficiency in the reduction of hexavalent chromium at concentrations of 8,32 ppm (K2Cr2O7 80 Mmol/L), 6,241 (K2Cr2O7 60 Mmol/L) e 4,161 ppm (K2Cr2O7 40 Mmol/L) with times less than 5 minutes. However, as Fe0-Ni0 nanoparticles supported in SiO2, they reduced the hexavalent content of a quantity of steel mass in relation to steel wool, considering that it consists only of metallic iron. The effectiveness in the most superficial part by the mass unit of the nanostructured particles is credited.

Orientador: Ivo Alexandre Hummelgen / Dissertação(mestrado) - Universidade Federal do Parana

Orientador: Carlos Alberto dos Reis Filho / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-05T12:05:57Z (GMT). No. of bitstreams: 1 Cajueiro_JoaoPauloCerquinho_D.pdf: 1564955 bytes, checksum: 6ff645ea51f6ee2dcb9e7ab8db6363aa (MD5) Previous issue date: 2005 / Resumo: Uma nova técnica de compensação de temperatura para implementar tensões de referência em circuitos CMOS é descrita, desde o seu fundamento teórico até a comprovação experimental feita com amostras de circuitos integrados protótipos que a implementam. A ténica proposta se baseia no fato de que a tensão entre gate1, e fonte, VGS, de um transistor MOS pode tanto aumentar como diminuir com o aumento da temperatura, dependendo da corrente com que opera. Com base nisto, é possível empilhar n transistores, que estejam polarizados com uma corrente adequada de tal maneira que a queda de tensão sobre esta pilha de transistores, que tem amplitude nVGS, tenha, ao mesmo tempo, a mesma taxa de variação térmica que a tensão VGS produzida por um único transistor. Em tais condições, a diferença entre estas duas tensões é constante, tornando-se uma referencia de tensão. Uma implementação alternativa à pilha de transistores para produzir a tensão nVGS consiste num único transistor de gate ?utuante no qual a tensão VGS equivalente tem amplitude ajustável em campo. Diversos circuitos que se baseiam nesta técnica foram projetados e alguns deles fabricados em tecnologia CMOS 0,35 µm.O desempenho do melhor circuito fabricado atingiu coe?ciente térmico de 100 ppm/°C na faixa térmica de -40 a 120 °C. Outras configurações foram simuladas mostrando que é possível atingir coeficientes térmicos menores que 10 ppm/°C. O estado da arte é representado por referências de tensão que têm coeficientes térmicos de 1 ppm/°C na mesma faixa térmica em que se caracterizam os circuitos desenvolvidos. Tais referências de tensão se baseiam principalmente nos circuitos chamados de bandgap. Há também, um produto recente da empresa Intersil que utiliza um transistor que opera como memória análoga fornecendo uma tensão referência memorizada com altíssima estabilidade térmica. O princípio em que este produto se baseia, entretanto, é diferente do que está sendo proposto neste trabalho apesar do uso comum de um transistor de gate ?utuante. A contribuição deste trabalho não está no desempenho que as fontes de referência que se baseiam no princípio atingiram. Sua contribuição reside na forma como pode ser implementada, utilizando somente transistores MOS e no fato de que tem amplitude ajustável em campo. 1A palavra gate está sendo usada em toda extensão do texto, em lugar da palavra ¿porta¿, para identi?car o terminal de alta resistência de um transistor MOS / Abstract: A new technique of temperature compensation to implement a voltage reference in CMOS circuits is described, from theoretical basis to experimental evidence made with samples of integrated circuits prototypes that implement it. The proposed technique is based on the fact that the voltage between gate and source, VGS, of a MOS transistor can either increase as diminish with the increase of temperature, depending on the current with that it operates. Based in this, it is possible to pile up n transistors, that are polarized with an adequate current in such way that the voltage on this stack of transistors, that has amplitude nVGS, has, at the same time, the same thermal variation than the VGS voltage produced in only one transistor. In such conditions, the difference between these two voltages is constant, becoming a voltage reference. An alternative implementation to the stack of transistors to produce the nVGS volage consists of a ?oating gate transistor in which equivalent VGS has adjustable amplitude in ?eld. Diverse circuits that are based on this technique had been projected and some of them manufactured in technology CMOS 0,35 µm. The performance of the best manufactured circuit reached 100 ppm/°C of thermal coefficient in the thermal band of -40 to 120 °C. Other con?gurations had been simulated showing that it is possible to reach thermal coe?cients lesser that 10 ppm/°C. The state of the art is represented by voltage references that have thermal coefficients of 1 ppm/°C in the same thermal band where the developed circuits had been characterized. Such voltage references are mainly based on the circuits called bandgap. There is, also, a recent product of the Intersil company who uses a transistor that operates as analogical memory supplying a voltage reference memorized with highest thermal stability. The base principle of this product is, however, different of that being considered in this work despite the use of a ?oating gate transistor. The contribution of this work is not in the performance that the reference sources that are based on the principle had reached. Its contribution inhabits in the form as it can be implemented, only using MOS transistors and in the fact that it has adjustable amplitude in ?eld / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-14T00:43:32Z (GMT). No. of bitstreams: 1 Coimbra_RicardoPureza_M.pdf: 4991793 bytes, checksum: 2b5fb9293ae9abe4c248964485ff74e3 (MD5) Previous issue date: 2009 / Resumo: Fontes de referência de tensão e sensores de temperatura são blocos extensivamente utilizados em sistemas microeletrônicos. Como alternativa à aplicação de estruturas consolidadas, mas protegidas por acordos de propriedade intelectual, é permanente a demanda pelo desenvolvimento de novas técnicas e estruturas originais destes circuitos. Também se destaca o crescente interesse por soluções de baixa tensão, baixo consumo e compatíveis com processos convencionais de fabricação. Este trabalho descreve o desenvolvimento de um circuito que atende a estas exigências, fornecendo uma tensão de referência e um sinal de sensoriamento térmico, obtidos a partir de um arranjo adequado de transistores MOS, que operam em regime de forte inversão. O princípio de operação do circuito desenvolvido foi inspirado no conceito de que é possível empilhar n transistores MOS, polarizados com corrente adequada, de tal forma que a queda de tensão sobre a pilha de transistores, com amplitude nVGS, apresente a mesma taxa de variação térmica que a tensão VGS produzida por um único transistor. Nesta condição, a diferença entre as duas tensões é constante em temperatura, constituindo-se em uma referência de tensão. No entanto, o empilhamento de dois ou mais transistores impossibilita a operação do circuito sob baixa tensão. Isto motivou a adaptação da técnica, obtendo a tensão nVGS com o auxílio de um arranjo de resistores, sem o empilhamento de transistores. Desta forma, o potencial limitante da tensão mínima de alimentação tornou-se a própria tensão de referência, cuja amplitude é próxima de um único VGS. A estrutura desenvolvida fornece também um sinal de tensão com dependência aproximadamente linear com a temperatura absoluta, que pode ser aplicado para sensoriamento térmico. Foram fabricados protótipos correspondentes a diversas versões de dimensionamento do circuito para comprovação experimental de seu princípio de operação. O melhor desempenho verificado corresponde à geração de uma tensão de referência com coeficiente térmico de 8,7ppm/ºC, no intervalo de -40ºC a 120ºC, operando com tensão de 1V. Embora o estado da arte seja representado por índices tão baixos quanto 1ppm/ºC, para a mesma faixa de temperatura, a característica compacta do circuito e seu potencial de aplicação sob as condições de baixa tensão e baixo consumo lhe conferem valor como contribuição para este campo de pesquisa e desenvolvimento. / Abstract: Voltage references and temperature sensors are blocks extensively used in microelectronic systems. As an alternative to the use of consolidated structures that are protected by intellectual property agreements, there is a permanent demand for the development of new techniques and structures for these circuits. It can be also highlighted the growing interest for low-voltage and low-power solutions, implemented in conventional IC technologies. This work describes the development of a circuit that meets these requirements by providing a voltage reference and temperature sensing signal obtained from a suitable arrangement of MOS transistors biased in strong inversion. The operation principle of the circuit developed is based on the concept that it is possible for a stack of n MOS transistors, biased by an appropriate current, to show a voltage drop, equal to nVGS, with the same thermal variation rate as a VGS voltage produced by a single transistor. Hence, the difference between the two voltage signals is temperature independent, characterizing a voltage reference. However, the stacking of two or more transistors prevents the operation of the circuit under low voltage. This fact motivated to adapt the technique by obtaining the voltage nVGS with the aid of an array of resistors and no stacked transistors. The minimum supply voltage becomes limited only by the reference voltage itself, whose amplitude is close to a single VGS. The circuit developed also provides a voltage signal almost linearly dependent with the absolute temperature, which can be applied for thermal sensing. Prototypes corresponding to various dimensional versions of the circuit were produced to experimentally verify the principle of operation. The best performance corresponds to the generation of a voltage reference signal with 8.7ppm/ºC thermal coefficient, from -40ºC to 120ºC, under a 1V supply voltage. Although the state of the art is represented by values as low as 1ppm/ºC, at the same temperature range, the circuit's compact aspect together with the possibility to attend low-voltage and low-power requirements grants it value as contribution to this field of research and development / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Luiz Carlos Kretly / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-11T03:07:44Z (GMT). No. of bitstreams: 1 Capovilla_CarlosEduardo_D.pdf: 7813094 bytes, checksum: 52ab9727d246649f4c3628a9a462e9c2 (MD5) Previous issue date: 2008 / Resumo: Esta pesquisa tem por objetivo a concepção de novas topologias de circuitos integrados e suas caracterizações para operação em sistemas de rádio-recepção. O projeto e a fabricação de chaves de RF, LNAs, mixer e VCOs são apresentados. A técnica SMILE (Spatial MultIplexing ofLocal Elements) foi adotada devido às suas vantagens e funcionalidade para a otimização física de antenas inteligentes. Essa técnica requer um chaveamento sequencial das antenas do arranjo e para tal foi desenvolvido um controle de chaveamento acionado por um VCO digital. A demultiplexação analógica do sinal é implementada através de um OTA e chaves analógicas diferenciais. Assim, além da introdução de novas topologias de circuitos integrados, este trabalho estabelece procedimentos de projeto e simulação associados à validação dos dispositivos fabricados. Palavras-chave: circuitos integrados, rádio-recepção, antenas inteligentes, SMILE / Abstract: This research aims the conception of new topologies of integrated circuits and its characterizations for operation in radio-receiver systems. The design and fabrication of RF switches, LNAs, mixer, and VCOs are presented. The SMILE - Spatial MultIplexing of Local Elements - technique was adopted due to its advantages and functionality for the intelligent antennas physical optimization. This technique requires a sequential switching of the antennas and for this purpose a switch driver with a digital VCO was developed. The analog demultiplexation of the signal is implemented with OTA and differential analog switches. Thus, besides the introduction of new integrated circuit topologies, this work establishes procedures of design and simulation together with the manufactured devices validation. Keywords: integrated circuits, radio-reception, smart antennas, SMILE / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: Luiz Carlos Kretly / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-11T01:55:52Z (GMT). No. of bitstreams: 1 Silva_AndreTavoradeAlbuquerque_D.pdf: 5543671 bytes, checksum: 26990143f84fbd9e80d60304ebc8febc (MD5) Previous issue date: 2008 / Resumo: Este trabalho apresenta dois tópicos de pesquisa, o primeiro é referente ao projeto e desenvolvimento da tecnologia de fabricação de Chaves MEMS (Micro Electro Mechanical System) de RF e o segundo é o projeto de circuitos integrados. No que se refere a chaves MEMS, descreve-se o processo e a metodologia para projeto de Chaves MEMS paralela sobre linha de transmissão coplanar (CPW). A estrutura é composta de uma ponte metálica suspensa em ambos os lados por dois postes metálicos conectados ao plano de terra. As chaves são projetadas para uma baixa tensão de ativação (16 V) e com larga banda de operação em freqüência (400 MHz ¿ 4GHz) possibilitando seu uso na maioria dos padrões de sistemas de comunicação. Também é descrita a metodologia do projeto auxiliado por simulações eletromecânicas e eletromagnéticas e finalmente é apresentada a caracterização de 4 chaves construídas. Após extensa pesquisa na literatura técnico-científica, foi identificado que este é o primeiro trabalho no Brasil dedicado ao desenvolvimento de tecnologia de fabricação de chaves MEMS. Os projetos de circuitos integrados foram realizados em tecnologia CMOS 0,35 µm e incluem: multiplicador de tensão e oscilador em anel, chaveador SPDT (Single Pole Double Through), amplificador de baixo ruído e modulador BPSK. Sendo os circuitos multiplicador de tensão e oscilador em anel projetados para aplicações em chaves MEMS. Os circuitos SPDT, amplificador de baixo ruído e modulador BPSK são parte integrante de Front-End de RF, com recepção em 1,8 GHz (banda D - GSM) e transmissão em 868,3 MHz (padrão Zigbee). São descritos os guias de projeto para cada circuito com simulações e desenho de layout. Especificamente para os circuitos, multiplicador de tensão e amplificador de baixo ruído são apresentadas novas topologias. Estes dois circuitos estão em via de preparação de patente. Finalmente, as caracterizações de cada circuito são apresentadas, com exceção do modulador BPSK / Abstract: This work presents two main research topics: the first refers to the design and the development of a fabrication technology for RF MEMS (Micro Electromechanical Systems) Switches and the second to the design of RF integrated circuits. In relation to MEMS switches, it describes the fabrication process and the design methodology of Shunt MEMS switches over a coplanar transmission line (CPW). The structure is composed by a metallic bridge anchored on both ends by two metallic posts connected to the ground plane. The switches are designed to operate at low activation voltage (16 V) and with a large band of operating frequency (400 MHz ¿ 4GHz), making possible its use in many communication systems. It is also described a design methodology assisted by electromechanical and electromagnetic simulations, and finally it is presented the characterization of 4 switches. After extensive search in technical literature, it was identified that this is the first work in Brazil dedicated to the technology development and fabrication of MEMS switches. The integrated circuits designs are realized in CMOS 0.35 µm technology and includes: charge pump and ring oscillator, SPDT switcher (Single Pole Double Through), low noise amplifier and BPSK modulator. The circuits charge pump and ring oscillator are intended to MEMS switches applications. The circuits SPDT, low noise amplifier and BPSK modulator are integrating parts of a RF Front-End, with reception at 1.8 GHz (band D ¿ GSM) and transmission at 868.3 MHz (ZigBee standard). The design guidelines to each circuit are described, with simulations and layout drawing. Specifically to the circuits charge pump and low noise amplifier, it is presented new topologies with innovation in the area. These two circuits have their patent process under preparation. Finally, the characterization of each circuit is presented, with exception of the BPSK modulator / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: José Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-26T13:53:46Z (GMT). No. of bitstreams: 1 Tercariol_WalterLuis_D.pdf: 1322557 bytes, checksum: 4f45518a1a62907cd9a61afa627408c3 (MD5) Previous issue date: 2014 / Resumo: Este trabalho visa compilar três contribuições na melhoria dos projetos de reguladores de tensão com unidades de bombeamento de carga embutidos (células elevadoras de tensão Dickson - BC). A primeira aborda uma técnica inovadora de arranque na partida deste módulo elevador quando habilitado. Este projeto se refere à aceleração da inicialização do modulo BC, tendo como objetivo a diminuição do intervalo de tempo da rampa ascendente da tensão de saída Vo até atingir o nível alvo de regulação. A técnica consiste em gerenciar o aumento da freqüência do relógio de bombeamento entregue as unidades de bombeamento durante a fase de subida, quando a regulação estiver estabelecida o sistema se regenera voltando ao estado original de freqüência de bombeamento natural. Uma segunda proposta inovadora de projeto é referente à homogeneização e redução da aleatoriedade da ondulação da tensão de saída Vo, referente ao regulador com o modulo BC embutido, baseado em comparadores com trava, com proposta de redução do erro de comparação devido ao efeito aleatório durante o estagio de comparação comumente encontrado neste tipo de abordagem, a técnica consiste em suprimir o acoplamento capacitivo nocivo durante a fase de isolamento elétrico no processo de comparação mantendo o espelho de corrente do comparador na região de saturação. Esta técnica visa proporcionar uma redução significativa da capacitância de desacoplamento utilizada para filtragem da tensão Vo. Uma terceira e última contribuição é referente a uma inovadora técnica de medição indireta da tensão de saída Vo do regulador com módulo BC baseada em uma medida simples e precisa dos pares tensão da porta e fonte (VPS) e corrente elétrica do dreno (Idreno) de um dispositivo NMOS de alta tensão adicionado de modo que duas tensões conhecidas (preestabelecidas) são aplicadas na porta do dispositivo e as respectivas correntes de dreno são mensuradas e uma terceira desconhecida (oriunda do regulador elevador BC) desconhecida pode ser extrapolada de forma simples. Esta técnica visa ser útil para medição de reguladores de baixa potencia pois o carregamento do regulador (Vo) é quase nulo.Todas as inovações e melhorias propostas foram analisadas em veículos de teste (silício) e com as provas de conceito, feitas em simulações elétricas / Abstract: This work aims to compile contributions in improving designs based on voltage regulators with voltage elevator with built-in charge pump CP. The first deals with an innovative technique rump-up this module when enabled. This project refers to the acceleration of startup the CP module, aiming at the reduction of the period of stabilization of the ramp output voltage Vo to the level of regulation target. The technique is to manage increasing the frequency of pumping clock during the phase of rump up and when the setting established the system regenerates back to the original state pumping frequency. A second innovative project proposal was made on the homogenization and reduction of the ripple of the output voltage Vo, referring to the regulator with the |CP module, based on latch comparators , alignment error reduction proposal because of the random effect during the stage comparison commonly found in this type of approach, the technique is to remove the harmful capacitive coupling during electrical isolation phase on the comparison keeping the comparator current mirror in saturation region. This technique aims to provide a significant reduction in the decoupling capacitance used for filtering the voltage Vo. A third and final contribution is related to an innovative technique of indirect measurement of the output voltage Vo of the regulator module CP, based on a simple and accurate measure of the gate voltage and couples the drain electric current of a high voltage NMOS device / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica