A power supply is an essential part of all electronic devices. A switching mode power supply is a light weight power solution for most modern electronic equipment. The high frequency transformer is the backbone of modern switched mode power supplies. The skin effect and proximity effects are major problems in high frequency transformer design, because of induced eddy currents. These effects can result in transformers being destroyed and losing their power transferring function at high frequencies. Therefore, eddy currents are unwanted currents in high frequency transformers. Leakage inductance and the unbalanced magnetic flux distribution are two further obstacles for the development of high frequency transformers. Winding structures of power transformers are also a critical part of transformer design and manufacture, especially for high frequency applications. A new planar transformer with a helical winding structure has been designed and can maintain the advantages of existing planar transformers and significantly reduce the eddy currents in the windings. The maximum eddy current density can be reduced to 27% of the density of the planar transformer with meander type winding structure and 33% of the density of the transformer with circular spiral winding structure at an operating frequency of 1MHz. The voltage ratio of the transformer with helical winding structure is effectively improved to 150% of the voltage ratio of the planar transformer with circular spiral coils. With the evenly distributed magnetic flux around the winding, the planar transformer with helical winding structure is excellent for high frequency switching mode power supplies in the 21st Century.

Aujourd'hui, les nouveaux appareils électroniques de télécommunications tendent toujours à plus d'innovations, plus de services et le tout dans de faibles dimensions. Face à un nombre de standards toujours croissant, les nouvelles antennes associées doivent être capables de couvrir plusieurs bandes de fréquences avec des caractéristiques de rayonnement variées, en un minimum d'encombrement. Cette thèse a permis la conception de plusieurs antennes combinées à polarisations multiples pour les applications spatiales. À partir d'un état de l'art d'antennes de géométries variées et devant la complexité de disposer de plusieurs types de polarisations au sein d'un même élément, l'étude a été divisée en deux parties. La première présente en particulier une antenne quadribande fonctionnant en polarisation linéaire pour les standards Bluetooth et WLAN. Sa géométrie consiste en un élément de fine épaisseur, replié en forme de U, entouré d'une cavité cylindrique. La seconde partie propose plusieurs antennes bibandes en polarisation circulaire, basées sur le principe d'éléments imprimés carrés à coins coupés: une antenne monocouche pour les standards GPS-SDARS et une antenne bicouche dédiée aux deux bandes de fréquences GPS existantes. Au final, en combinant ces différents éléments rayonnants, on obtient des antennes multistandards regroupant les deux types de polarisations, linéaire et circulaire.

L'intégration 3D fait actuellement figure d'alternative potentielle à la simple réduction des dimensions pour maintenir l'augmentation de la densité des circuits intégrés, principal moteur de l'industrie microélectronique depuis 40 ans. Cette thèse porte sur l'intégration à trois dimensions séquentielle où les transistors des différents niveaux sont fabriqués les uns après les autres sur un même substrat. La difficulté majeure de ce type d'intégration est la réalisation des niveaux de transistors supérieurs à bas budget thermique afin de préserver le niveau de transistor inférieur de toute dégradation. Dans cette thèse nous démontrons des cellules 3D fonctionnelles (inverseurs, SRAM) à cheval sur les deux niveaux. Plusieurs originalités par rapport à l'état de l'art, tel que : le développement de la brique siliciuration stable en température pour le FET inférieur, la réalisation de la zone active supérieur via un transfert par collage moléculaire et le développement de FET supérieur à bas budget thermique inférieur à 650°C sont démontrées Une deuxième partie de la thèse est consacrée à l'identification des applications de cette intégration. Dans le cas d'applications logiques, nous analysons conjointement les perspectives de gain en densité, performance et coût. D'autres applications comme les mémoires SRAMs, FLASH et les imageurs faiblement miniaturisés apparaissent comme des marchés potentiels pour cette intégration. L'intérêt de l'utilisation du couplage entre les transistors empilés permettant de modifier dynamiquement la tension de seuil du transistor supérieur est démontré par la conception de cellules SRAMs à stabilité améliorée.

Aujourd'hui les applications portables sont de plus en plus complexes et nécessitent beaucoup de ressources de calculs, ce qui implique un fort volume de données à stocker ou à faire transiter d'une unité à une autre. De plus, avec l'évolution des paramètres technologiques, la maîtrise de l'évolution du délai et de la consommation des interconnexions au sein d'un SoC (System On Chip) est de plus en plus difficile à contrôler. Les prévisions de l'ITRS montrent une diminution des dimensions des transistors et des fils, ce qui se traduit par une évolution du comportement du circuit tout particulièrement au niveau temporel. Ainsi, le délai d'un fil devient largement supérieur à celui d'une porte. Cette augmentation est due à l'évolution des paramètres résistifs et capacitifs des interconnexions qui tendent toujours à augmenter. L'augmentation des phénomènes capacitifs se traduit également par une augmentation de la part de la consommation due aux interconnexions qui peut représenter jusqu'à 50% de la consommation totale et de la surface occupée sur la puce. Il devient donc indispensable de prendre en compte les interconnexions lors de l'évaluation de la consommation d'une puce. Pour cela, des modèles précis des interconnexions doivent être proposés ainsi que des outils d'estimation afin de fournir aux concepteurs des retours rapides et fiables sur leur design. Des techniques d'optimisation doivent également être proposées et leur impact quantifié par le biais entre autre des outils d'estimation. Le premier chapitre de la thèse se propose, d'aborder la modélisation de la consommation d'un bus à l'aide de modèles physiques des différents éléments entrant dans sa composition. Le fil sous forme de modèles résistifs et capacitifs distribués a d'abord été caractérisé, puis, au niveau bus, nous avons caractérisé les buffers ainsi que les diaphonies capacitives entre fils. Dans le second chapitre, la méthode d'estimation de la consommation des interconnexions est proposée. Suite à la modélisation du bus au niveau technologique, les paramètres importants intervenant dans la variation de la consommation (technologie, couche de métal, longueur de bus. . .) ont été extraits. Des simulations SPICE de ces circuits ont été réalisées ; les résultats expérimentaux ont permis d'obtenir des modèles inclus au sein d'un outil d'estimation. Cet outil (Interconnect Explorer) permet alors à l'utilisateur, après configuration, (c'est-à-dire choix de la technologie, de la couche de métal, de la longueur de bus) d'obtenir très rapidement une estimation de la consommation du transfert de données sur un bus. Les expérimentations de validation montrent que l'outil permet d'obtenir une estimation avec une erreur maximale de 3% (par rapport aux simulations SPICE) avec un temps d'exécution de quelques secondes (une simulation SPICE dans les mêmes conditions expérimentales prenant plusieurs heures). Dans le troisième chapitre, un état de l'art des principales techniques d'optimisation de la consommation et du délai est présenté. L'outil d'estimation présenté dans le chapitre précédent nous permet de valider l'efficacité de ces techniques sur les paramètres impactant la consommation (activité, temps de propagation, capacités parasites. . .). Dans un second temps, l'analyse des résultats fournis par l'outil permet de montrer que les techniques d'optimisation n'agissent pas forcément sur les bons paramètres. A la fin de ce chapitre, de nouvelles pistes d'optimisation, en adéquation avec les résultats précédents, sont proposées. Le quatrième chapitre présente les techniques d'optimisation au niveau architectural auxquelles nous avons abouti en se basant sur les pistes d'optimisation du chapitre précédent. Ces techniques (dont une est brevetée : Spatial Switching) ont pour particularité de nécessiter un surcoût matériel relativement faible. En effet, nombre des méthodes présentées dans la littérature ont un surcoût matériel assez important, en particulier dû aux codeurs et décodeurs. Ces codecs engendrent un surcoût en consommation bien souvent supérieur à la réduction apportée sur le bus pour des longueurs d'interconnexions usuelles dans les SoC actuels. Nos résultats expérimentaux sur le Spatial Switching montrent des gains en consommation pouvant atteindre une réduction de 12% de consommation d'énergie pour un bus de 5mm en 65nm. Ces résultats incluent bien évidemment la consommation due aux codecs. Les gains augmentent encore avec les sauts technologiques ainsi qu'avec l'augmentation de la longueur du bus. Nous proposerons également une extension possible de nos travaux (outil et modèles) par l'élévation du niveau d'abstraction. En effet, dans ce mémoire, les interconnexions point à point sont notre principale préoccupation ; or, les systèmes actuels peuvent utiliser des réseaux de communication plus complexes. Dans un premier temps, notre approche peut être utilisée pour modéliser des interconnexions de type MESH ou NoC souvent utilisées dans le cadre de systèmes MPSoC (utilisation des résultats de la plate forme SocLib). Dans un second temps, ces résultats et les précédents peuvent être étendus afin d'être utilisés dans une approche MDE (Model Driven Engineering). Dans ce cadre, nos travaux s'intégreront dans le projet ITEA SPICES qui utilise un profil AADL (Application & Architecture Design Language), le but étant, ici, d'intégrer nos résultats dans le "framework" OSATE afin de pouvoir estimer la consommation des communications dès les premières phases de conception. La consommation des interconnexions étant devenu un enjeu majeur dans la conception de système, nous concluerons la thèse par une présentation des futures technologies d'interconnexions alternatives à la conception classique : interconnexions optiques, SoC 3D, nanotubes. . .

De nos jours, les modules hyperfréquences doivent de plus en plus présenter non seulement des performances électriques sans cesse améliorées mais aussi des fonctionnalités nouvelles ainsi que de fortes compacités, et des coûts de fabrication les plus réduits possibles. Les perspectives attractives apportées par l'utilisation des technologies SiGe permettent aujourd'hui d'envisager la réalisation de circuits intégrés jusqu'aux fréquences millimétriques tandis que, dans le même temps, le développement rapide des technologies MEMS RF permet de réaliser de nouvelles fonctionnalités au niveau des circuits radiofréquences. Dans la première partie de ce mémoire, nous proposons un concept d'amplificateur faible bruit reconfigurable en fréquence (HIPERLAN et BLUETOOTH), basé sur l'association des technologies SiGe et MEMS RF. Conception et performances simulées des amplificateurs élaborés à la fois pour une intégration monolithique et une autre par fil de souduresont alors présentées. La deuxième partie est entièrement consacrée à la conception et la réalisation des MEMS RF suivant les spécifications que nous avons établi lors de la première partie. Conception, réalisation et caractérisation des structures MEMS RF sont présentés, pour aboutir à l'obtention de performances situées à l'état de l'art pour des capacités autant séries que parallèles. La dernière partie, traite de l'assemblage entre les deux technologies MEMS et SiGe, avec trois études réalisées sur une intégration monolithique dite « Above IC », un assemblage par fils de soudure et un assemblage Flip Chip. Au final, des modules de test assemblés sont présentés et caractérisés

La réduction des dimensions et paramètres électriques des transistors, fruit des progrès dans les technologies de fabrication de circuits intégrés, rend les composants présents et futurs de plus en plus sensibles aux perturbations appelées évènements singuliers S.E.E. (Single Event Effects). Ces événements sont la conséquence d'une impulsion de courant résultant de l'impact dans des zones sensibles du circuit, de particules énergétiques présentes dans l'environnement dans lequel ils fonctionnent. Parmi les différents types de SEE, peuvent être mentionnés les SEU (Single Event Upsets) qui consistent en l'inversion du contenu de cellules mémoires, les SEL (Single Event Latchups) qui donnent lieu à des courts-circuits masse-alimentation et peuvent donc conduire à la destruction du circuit par effet thermique. Cette thèse a pour but de décrire et valider les méthodologies nécessaires pour évaluer de manière précise la sensibilité face aux radiations de deux types de circuits numériques représentatifs, processeurs et mémoires, composants utilisés dans la plupart des systèmes embarqués.

Afin de fournir toujours plus de puissance de calcul les architectes intègrent plusieurs dizaines de processeurs dans une même puce. Le but de nos travaux est d'améliorer l'efficacité des accès aux données à l'aide de solutions entièrement transparentes au logiciel. Notre contexte vise les machines multiprocesseurs à base de NoC qui possèdent des caches L1 et de la mémoire partagée et distribuée. Dans une première partie nous montrons que la redéfinition des contraintes dans les systèmes embarqués rend l'utilisation du protocole de cohérence write-through invalidate envisageable. Nous présentons également une solution innovante pour évaluer et comparer les protocoles de cohérence mémoire. Dans une deuxième partie nous présentons une solution innovante à la migration des données dans la puce. Celle-ci, gérée par le matériel, vise à placer dynamiquement et intelligemment les données afin de diminuer le coût d'accès moyen à la mémoire.

Les travaux de cette thèse ont porté sur la conception, la réalisation et la caractérisation de matrices de micro-propulseurs à propergol solide intégrés sur silicium. Ces structures sont dédiées la stabilisation de drone miniature et pouvant aussi être utilisées pour la propulsion des Micro/Nano-Satellites. Les travaux se sont effectués dans le cadre d'un projet financé par la Direction Générale pour l'Armement (DGA) en collaboration entre le LAAS-CNRS et la société PROTAC du groupe THALES. Le principe de fonctionnement d'un micropropulseur repose sur l'initiation thermique d'un matériau pyrotechnique de type propergol introduit dans la cavité des micropropulseurs. Une fois soumis à une polarisation de type courant, une résistance micro-usinée sur une membrane diélectrique très fine chauffe le propergol par effet Joule jusqu'à initié de l'auto-combustion. Les gaz générés vont traverser la micro-tuyère et fournir la poussée. Après avoir évalué les besoins en propulsion pour la stabilisation d'un drone miniature en vol, nous avons opté pour la micropropulsion à propergol solide qui présente de nombreux avantages pour l'application visée : c'est une technologie simple, nécessitant peu de puissance de fonctionnement (quelque 100mW) et qui est adaptable facilement au besoin de la mission. Les forces générées sont réglables entre quelques 100µN jusqu'au N en modifiant seulement - pour un type utilisé de propergol - la dimension du col de tuyère. Au cours de ce manuscrit de thèse, nous présenterons tout d'abord les spécifications de la DGA qui ont guidées nos conceptions, nous présenterons ensuite la technologie de fabrication et d'assemblage mis en œuvre au sein de la centrale technologique du LAAS. Et en fin, les résultats de caractérisation qui valident le fonctionnement et la gamme de poussée accessible par cette technologie seront donnés.

La modélisation d'un système intégré sur puce nécessite la spécification de l'application logicielle et la modélisation de l'architecture matérielle puis le déploiement du logiciel sur ce matériel. L'objectif du concepteur de systèmes intégrés est de trouver la meilleure solution de déploiement pour optimiser les critères de surface de silicium, de consommation d'énergie, et de performances. Ces critères sont le plus souvent évalués par simulation. En raison du grand nombre de paramètres de l'architecture matérielle et des choix dans le déploiement du logiciel sur l'architecture, le temps nécessaire pour les simulations est important. Les outils permettant de réduire ce temps présentent un grand intérêt. Cette thèse présente des principes et des outils pour faciliter le développement des architectures matérielles et pour accélérer la simulation de modèles d'architectures synchrones décrites en langage SystemC, précis au cycle près et au bit près. Ce document est constitué de quatre chapitres : • La modélisation de composants matériels en SystemC sous la forme d'automates synchrones communicants (CFSM) ; • La génération de modèles SystemC, pour la simulation, à partir de descriptions synthétisables VHDL au niveau RTL ; • La vérification des règles d'écriture des modèles SystemC ; • La simulation rapide à l'aide d'une technique d'ordonnancement totalement statique. Ces outils permettent au concepteur de construire rapidement une architecture matérielle à l'aide de composants synthétisables au niveau RTL et de composants SystemC, respectant le modèle des CFSM. SystemCASS simule une telle architecture avec une accélération supérieure à un facteur 12 par rapport à un simulateur à échéancier dynamique.

Ce travail vise à trouver une technique de test rapide et peu onéreuse pour les interrupteurs MEMS RF embarqués dans les SiPs (System-in-Package). La complexité des SiPs RF exige une stratégie de conception en vue du test (DFT, Design-for-Test) afin d'éviter l'utilisation d'équipements sophistiqués de test, aussi bien que de surmonter les difficultés d'accès aux points de mesure embarqués. L'approche proposée utilise le principe du test alternatif qui remplace des procédures de test à base des spécifications conventionnelles. L'idée de base est d'extraire les performances haute fréquence de l'interrupteur à partir des caractéristiques basse fréquence du signal d'enveloppe de la réponse. Ces caractéristiques, qui incluent le temps de montée, le temps de descente, ou les amplitudes maximales du signal dans les états ON et OFF, sont alors utilisées dans un processus de régression pour prédire des spécifications RF comme les paramètres /S/. Un banc de test a été configuré et utilisé pour évaluer une dizaine d'échantillons d'un commutateur commercial. Des mesures expérimentales ont été réalisées avec un kit d'évaluation développé par notre partenaire industriel et un kit d'évaluation du développeur. Les mesures de basse fréquence comme le temps de transition ON/OFF et les amplitudes RF de la sortie sont utilisées comme régresseurs pour l'algorithme de régression multivariée qui construit une liaison non-linéaire entre les caractéristiques de basse fréquence et les performances RF de l'interrupteur. Ainsi, des performances conventionnelles comme les paramètres /S/ sont prédites à partir de ces mesures par la régression non-linéaire. Les résultats ont exposé une bonne corrélation entre les performances RF et les mesures de basse fréquence. La validation expérimentale a seulement été réalisée pour un petit échantillon d'interrupteurs. Les résultats de simulation ont aussi été utilisés pour évaluer cette corrélation.