Le transistor monoélectronique (SET) est un candidat que l'on croyait avoir la capacité de remplacer le transistor des circuits intégrés actuel (MOSFET). Pour des raisons de faible gain en voltage, d'impédance de sortie élevée et de sensibilité aux fluctuations de charges, il est considéré aujourd'hui qu'un hybride tirant profit des deux technologies est plus avantageux. En exploitant sa lacune d'être sensible aux variations de charge, le SET est davantage utilisé dans des applications où la détection de charge s'avère indispensable, notamment dans les domaines de la bio-détection et de l'informatique quantique. Ce mémoire présente une étude du transistor monoélectronique utilisé en tant que détecteur de charge. La méthode de fabrication est basée sur le procédé nanodamascène développé par Dubuc et al. [11] permettant au transistor monoélectronique de fonctionner à température ambiante. La température d'opération étant intimement liée à la géométrie du SET, la clé du procédé nanodamascène réside dans le polissage chimico-mécanique (CMP) permettant de réduire l'épaisseur des SET jusqu'à des valeurs de quelques nanamètres. Dans ce projet de maîtrise, nous avons cependant opté pour que le SET soit opéré à température cryogénique. Une faible température d'opération permet le relâchement des contraintes de dimensions des dispositifs. En considérant les variations de procédés normales pouvant survenir lors de la fabrication, la température d'opération maximale calculée en conception s'étend de 27 K à 90 K, soit une énergie de charge de 78 meV à 23 meV. Le gain du détecteur de charge étant dépendant de la distance de couplage, les résultats de simulations démontrent que cette distance doit être de 200 nm pour que la détection de charge soit optimale. Les designs conçus sont ensuite fabriqués sur substrat d'oxyde de silicium. Les résultats de fabrication de SET témoignent de la robustesse du procédé nanodamascène. En effet, les dimensions atteintes expérimentalement s'avèrent quasi identiques à celles calculées en conception. Les mesures électriques à basse température de SET fabriqués démontrent un blocage de Coulomb avec une énergie de charge de 10 meV et une température d'opération maximale de 10 K. Un effet de grille est aussi observé par l'application d'une tension sur la grille latérale et les électrodes d'un SET à proximité. Les paramètres extraits à partir du diamant de Coulomb sont en accord avec les géométries du transistor fabriqué, à l'exception de la capacité degrille et de couplage. Enfin, l'étude de la détection de charge est réalisée par simulation à partir de ces paramètres. Elle permet de conclure que la détection de charge peut être optimisée en augmentant les surfaces de couplage de l'électromètre.

Cette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. Les avantages de ce procédé sont triples : capacité de créer des dispositifs SETs à large marge d'opération, répétabilité élevée, et compatibilité potentielle avec une fabrication en BEOL. Ce dernier point est particulièrement important. En effet, il ouvre la voie à la fabrication de nombreuses couches de SETs empilées les unes sur les autres et formant ainsi des circuits 3D, réalisées au-dessus d'une couche de CMOS. Ceci permettrait d'apporter une forte valeur ajoutée aux plaques de CMOS existantes. On présentera les réalisations obtenues par une adaptation du procédé nanodamascène à une fabrication en BEOL, en mettant en avant les limites rencontrées, et les perspectives d'améliorations. Des caractérisations électriques des dispositifs seront aussi présentées. Elles démontrent la fonctionnalité des dispositifs créés, et valident le transfert avec succès de la méthode nanodamascène à une fabrication en BEOL. Elles ont aussi permis d'identifier la présence d'un nombre élevé de pièges au coeur des dispositifs fabriqués. L'étude du potentiel des SETs fabriqués pour la réalisation de circuits hybride SET-CMOS a été faite au travers de simulations. D a ainsi été possible d'identifier les pistes à privilégier pour les réalisations futures de circuits hybrides.

Le concept d'automate cellulaire quantique (QCA) introduit en 1993 représente un changement de paradigme dans la microélectronique moderne. Introduite en 1993, cette technologie utilise la position de quelques électrons plutôt que la quantité d'électrons dans un condensateur pour encoder l'information. Ce paradigme réduit grandement la consommation énergétique de ces dispositifs électroniques et pourrait permettre de repousser les limites rencontrées avec les technologies classiques. Plusieurs réalisations expérimentales de ce concept ont été réalisées, mais ne fonctionnent qu'à très basse température (1,5 K). Les développements réalisés à l'aide du procédé nanodamascène à l'Université de Sherbrooke ont permis de démontrer la faisabilité de fabrication des transistors monoélectroniques fonctionnant à haute température (> 400 K). Ces transistors sont sensibles à des variations de la configuration de charges plus faible que la charge d'un électron et peuvent donc servir de détecteurs de charge. Cette fonctionnalité en fait un outil indispensable pour la détection de l'état de sortie d'un circuit QCA. Les travaux de cette thèse portent sur la combinaison de ces deux technologies avec l'objectif de pouvoir élever la température d'opération des QCA électrostatiques. L'architecture d'une demi-cellule QCA bistable pour l'encodage de l'information binaire et des transistors monoélectroniques comme détecteurs de l'état de charge de la demi-cellule est conçue afin de fabriquer ces deux parties en utilisant le procédé nanodamascène. À terme, la combinaison des deux concepts pourrait donner une technologie compatible avec les technologies actuelles et fonctionnant à haute température. Le document présente une méthode de simulation innovante permettant d'utiliser la géométrie réelle du dispositif et d'obtenir les caractéristiques électriques en tenant compte des effets parasites. Cette méthode est utilisée pour optimiser le dessin du dispositif, pour corréler les résultats attendus avec les mesures expérimentales, puis pour en extraire certains paramètres comme les résistances tunnel et les permittivités diélectriques des matériaux de barrière tunnel. Une étude démontrant l'impact de l'utilisation de structures sacrificielles pour le polissage mécano chimique a permis d'optimiser leur taille et leur densité pour améliorer l'uniformité du polissage. Les résultats obtenus de jonctions tunnel MIM ont permis d'améliorer la stabilité dans le temps des dispositifs. Finalement, les caractérisations de transistors monoélectroniques individuels et couplés permettent de démontrer le fonctionnement des dispositifs, leur correspondance aux valeurs attendues et la possibilité de les utiliser comme détecteur de charge. Les résultats présentés dans ces travaux permettent de conclure que tous les éléments nécessaires sont en place pour permettre la fabrication d'une cellule QCA en procédé nanodamascène. Les travaux représentent un premier grand pas vers la démonstration de QCA nanodamascène fonctionnant à haute température.

Résumé : Le transistor monoélectronique (SET) est un dispositif nanoélectronique très attractif à cause de son ultra-basse consommation d’énergie et sa forte densité d’intégration, mais il n’a pas les capacités suffisantes pour pouvoir remplacer complètement la technologie CMOS. Cependant, la combinaison de la technologie SET avec celle du CMOS est une voie intéressante puisqu’elle permet de profiter des forces de chacune, afin d’obtenir des circuits avec des fonctionnalités additionnelles et uniques. Cette thèse porte sur l’intégration 3D monolithique de nanodispositifs dans le back-end-of-line (BEOL) d’une puce CMOS. Cette approche permet d’obtenir des circuits hybrides et de donner une valeur ajoutée aux puces CMOS actuelles sans altérer le procédé de fabrication du niveau des transistors MOS. L’étude se base sur le procédé nanodamascène classique développé à l’UdeS qui a permis la fabrication de dispositifs nanoélectroniques sur un substrat de SiO2. Ce document présente les travaux réalisés sur l’optimisation du procédé de fabrication nanodamascène, afin de le rendre compatible avec le BEOL de circuits CMOS. Des procédés de gravure plasma adaptés à la fabrication de nanostructures métalliques et diélectriques sont ainsi développés. Le nouveau procédé nanodamascène inverse a permis de fabriquer des jonctions MIM et des SET métalliques sur une couche de SiO2. Les caractérisations électriques de MIM et de SET formés avec des jonctions TiN/Al2O3 ont permis de démontrer la présence de pièges dans les jonctions et la fonctionnalité d’un SET à basse température (1,5 K). Le transfert de ce procédé sur CMOS et le procédé d’interconnexions verticales sont aussi développés par la suite. Finalement, un circuit 3D composé d’un nanofil de titane connecté verticalement à un transistor MOS est réalisé et caractérisé avec succès. Les résultats obtenus lors de cette thèse permettent de valider la possibilité de co-intégrer verticalement des dispositifs nanoélectroniques avec une technologie CMOS, en utilisant un procédé de fabrication compatible. / Abstract : The single electron transistor (SET) is a nanoelectronic device very attractive due to its ultra-low power consumption and its high integration density, but he is not capable of completely replace CMOS technology. Nevertheless, the hybridization of these two technologies is an interesting approach since it combines the advantages of both technologies, in order to obtain circuits with new and unique functionalities. This thesis deals with the 3D monolithic integration of nanodevices in the back-end-ofline (BEOL) of a CMOS chip. This approach gives the opportunity to build hybrid circuits and to add value to CMOS chips without fundamentally changing the process fabrication of MOS transistors. This study is based on the nanodamascene process developed at UdeS, which is used to fabricate nanoelectronic devices on a SiO2 layer. This document presents the work done on the nanodamascene process optimization, in order to make it compatible with the BEOL of CMOS circuits. The development of plasma etching processes has been required to fabricate metallic and dielectric nanostructures useful to the fabrication of nanodevices. MIM junctions and metallic SET have been fabricated with the new reverse nanodamascene process on a SiO2 substrate. Electrical characterizations of MIM devices and SET formed with TiN/Al2O3 junctions have shown trap sites in the dielectric and a functional SET at low temperature (1.5 K). The transfer process on CMOS substrate and the vertical interconnection process have also been developed. Finally, a 3D circuit consisting of a titanium nanowire connected to a MOS transistor is fabricated and is functional. The results obtained during this thesis prove that the co-integration of nanoelectronic devices in the BEOL of a CMOS chip is possible, using a compatible process.

Cette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc.

Cette étude porte sur l’intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d’économies d’énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d’intégration. Cette thèse se propose d’employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l’oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. / This study deals with the hybrid integration of Single Electron Transistors (SET) on a CMOS technology node. SET devices present high potentiels, particularly in terms of energy efficiency, but can't completely replace CMOS in electrical circuits. However, SETs and CMOS devices combination can solve this issue, opening the way toward very low operating power circuits, and high integration density. This thesis proposes itself to use for Back-End-Of-Line (BEOL) SETs realization, meaning in the oxide encapsulating CMOS, the nanodamascene fabrication process devised by C. Dubuc.

La gestion, la manipulation et le stockage de données sont aujourd’hui de réels challenges. Pour supporter cette réalité, le besoin de technologies mémoires plus efficaces, moins énergivores, moins coûteuses à fabriquer et plus denses que les technologies actuelles s’intensifie. Parmi les technologies mémoires émergentes se trouve la technologie mémoire résistive, dans laquelle l’information est stockée sous forme de résistance électrique au sein d’une couche d’oxyde entre deux électrodes conductrices. Le plus gros frein à l’émergence de tels dispositifs mémoires résistives en matrices passives à deux terminaux est l’existence d’importants courants de fuites (ou sneak paths) venant perturber l’adressage individuel de chaque point de la matrice. Les dispositifs complementary resistive switching (CRS), consistant en deux dispositifs OxRRAM agencés dos à dos, constituent une solution performante à ces courants de fuites et sont facilement intégrables dans le back-end-of-line (BEOL) de la technologie CMOS. Cette thèse a permis d’apporter la preuve de concept de la fabrication et de l’intégration de dispositifs CRS de façon 3D monolithique dans le BEOL du CMOS. / In our digital era, management, manipulation and data storage are real challenges. To support this reality the need for more efficient, less energy and money consuming memory technologies is drastically increasing. Among those emerging memory technologies we find the oxide resistive memory technology (OxRRAM), where the information is stored as the electrical resistance of a switching oxide in sandwich between two metallic electrodes. Resistive memories are really interested if used inside passive memory matrix. However the main drawback of this architecture remains related to sneak path currents occurring when addressing any point in the passive matrix. To face this problem complementary resistive switching devices (CRS), consisting in two OxRRAM back to back, have been proposed as efficient and costless BEOL CMOS compatible solution. This thesis brought the proof of concept of fabrication and 3D monolithic integration of CRS devices in CMOS BEOL.