Depuis 1965, la loi de Moore, loi de doublement du nombre de transistors dans une puce tous les deux ans, n’a jamais été contredite. II faut attendre septembre 2007 pour que son inventeur lui-même, Gordon Moore, ne la considère plus valide et estime sa fin dans les dix à quinze ans à venir. Le problème des limites physiques de la technologie CMOS actuelle est alors aujourd’hui posé : jusqu’où la miniaturisation peut-elle continuer? Combien d'atomes faut-il pour faire un transistor fonctionnel ? Y a-t-il d'autres matériaux que les semiconducteurs qui permettraient d'aller au delà des limites physiques, ou encore d'autres moyens de coder l'information de façon plus efficace? La technologie des transistors à un électron (SET, Single Electron Transistor) est une des solutions possible et semble très prometteuse. Bien souvent cantonné à un fonctionnement bien en dessous de la température ambiante, les premiers SETs métalliques démontrant un caractère typique de blocage de Coulomb à des températures dépassant 130 °C sont une des premières réussites du projet "SEDIMOS" ici à l'Université de Sherbrooke. Véritable couteau-suisse, le SET présente des caractéristiques électriques qui vont au delà de la technologie CMOS actuelle tout en pouvant copier cette dernière sans grande difficulté. Dans un circuit, il faut cependant lui adressé [i.e. adresser] certains problèmes tel [i.e. tels] qu’un faible courant de commande, un faible gain en tension et un délai important. Mais tous ces aléas peuvent être cependant contournés ou réduits par une conception adaptée de ces circuits. Cependant, il existe une difficulté à fabriquer de multiples SETs ayant des caractéristiques électriques similaires. En outre, les circuits peuvent exiger des SETs avec un haut niveau de performance. Souhaitant repousser les limites actuelles de la logique SET, le but de cette maîtrise est de réaliser un inverseur SET développant principalement les deux caractéristiques critiques mentionnées dans le paragraphe précédent. Sous un travail à température ambiante, voir supérieur, l'inverseur devra développer un gain en tension supérieur à l'unité. Les SET métalliques présentés dans ce travail sont fabriqués sur un substrat de silicium oxydé par oxydation sèche. Le procédé de fabrication utilisé est cependant compatible avec l'unité de fabrication finale du CMOS, Back End of Line (BEOL). Un coût réduit, un faible bilan thermique, et une amélioration de la densité d'intégration dans le cadre d'une production de masse de circuits hautement intégrés rendent ce procédé de fabrication très attrayant. L'objectif principal de cette maîtrise peut être divisé en 3 parties : (1) L'étude des paramètres électriques tels que les tension, gain, capacité d'attaque et puissance du circuit inverseur SET, (2) l'amélioration des performances de la logique SET grâce à la modification des paramètres physiques des SETs et de l'architecture de leurs circuits et (3) la présentation des résultats de mesures électriques.

Le transistor monoélectronique (SET) est un candidat que l'on croyait avoir la capacité de remplacer le transistor des circuits intégrés actuel (MOSFET). Pour des raisons de faible gain en voltage, d'impédance de sortie élevée et de sensibilité aux fluctuations de charges, il est considéré aujourd'hui qu'un hybride tirant profit des deux technologies est plus avantageux. En exploitant sa lacune d'être sensible aux variations de charge, le SET est davantage utilisé dans des applications où la détection de charge s'avère indispensable, notamment dans les domaines de la bio-détection et de l'informatique quantique. Ce mémoire présente une étude du transistor monoélectronique utilisé en tant que détecteur de charge. La méthode de fabrication est basée sur le procédé nanodamascène développé par Dubuc et al. [11] permettant au transistor monoélectronique de fonctionner à température ambiante. La température d'opération étant intimement liée à la géométrie du SET, la clé du procédé nanodamascène réside dans le polissage chimico-mécanique (CMP) permettant de réduire l'épaisseur des SET jusqu'à des valeurs de quelques nanamètres. Dans ce projet de maîtrise, nous avons cependant opté pour que le SET soit opéré à température cryogénique. Une faible température d'opération permet le relâchement des contraintes de dimensions des dispositifs. En considérant les variations de procédés normales pouvant survenir lors de la fabrication, la température d'opération maximale calculée en conception s'étend de 27 K à 90 K, soit une énergie de charge de 78 meV à 23 meV. Le gain du détecteur de charge étant dépendant de la distance de couplage, les résultats de simulations démontrent que cette distance doit être de 200 nm pour que la détection de charge soit optimale. Les designs conçus sont ensuite fabriqués sur substrat d'oxyde de silicium. Les résultats de fabrication de SET témoignent de la robustesse du procédé nanodamascène. En effet, les dimensions atteintes expérimentalement s'avèrent quasi identiques à celles calculées en conception. Les mesures électriques à basse température de SET fabriqués démontrent un blocage de Coulomb avec une énergie de charge de 10 meV et une température d'opération maximale de 10 K. Un effet de grille est aussi observé par l'application d'une tension sur la grille latérale et les électrodes d'un SET à proximité. Les paramètres extraits à partir du diamant de Coulomb sont en accord avec les géométries du transistor fabriqué, à l'exception de la capacité degrille et de couplage. Enfin, l'étude de la détection de charge est réalisée par simulation à partir de ces paramètres. Elle permet de conclure que la détection de charge peut être optimisée en augmentant les surfaces de couplage de l'électromètre.

Ce mémoire est le résultat d'un projet de fabrication de transistors monoélectroniques (SET). Ces dispositifs, fabriqués pour la première fois à la fin des années quatre-vingt, permettent d'observer le passage d'un nombre discret d'électrons entre deux électrodes. À température ambiante, le fonctionnement des transistors n'est pas garanti, et nécessite généralement des composantes de taille nanométriques. Autrefois vus comme de potentiels remplaçants aux transistors MOSFET dans les circuits intégrés, les SET ont vu le consensus général quant à leur application migrer vers les applications-niche, et vers une intégration hybride SET-CMOS. On présente ici une méthode de fabrication basée sur un procédé damascène développé par Dubuc et al .[10][l1]. Les résultats obtenus antérieurement ont démontré que des transistors ainsi fabriqués atteignent des températures maximales d'opération de 433K. Par contre, la fabrication fait appel exclusivement à la lithographie par faisceau d'électrons. Si cette technique permet de définir des motifs de très petite taille, elle est néanmoins relativement lente pour l'écriture de motifs de plus grande taille tels que des pistes de contact électrique. Les motifs sont lithographies directement dans le SiO[indice inférieur 2], qui est une électrorésine à très haute résolution, mais qui demande des doses d'expositions très élevées, ralentissant davantage le procédé. De plus, les transistors utilisent l'arrière de l'échantillon en lieu de grille de contrôle, ce qui fait qu'il est impossible de contrôler individuellement les transistors. Le projet de recherche propose une plateforme pour la fabrication de SET damascène par lithographie hybride. Le but est de prendre avantage à la fois de la rapidité et de la production en lot de la photolithographie, et de la capacité d'écriture de composantes de taille submicronique de l'électrolithographie. On propose également l'ajout d'une grille individuelle auto-alignée et la migration vers la gravure plasma du diélectrique SiO[indice inférieur 2] avec un masque d'électrorésine en PMMA. Ces changements demandent la conception d'un photomasque comprenant les parties des dispositifs qui sont d'assez grande taille pour être fabriquées en photolithographie. Le design de deux dispositifs-test est également proposé. Ces dispositifs servent à caractériser les couches métalliques employées, les caractéristiques électriques des transistors et les paramètres de fabrication. La réalisation de la plateforme a permis l'accélération du rythme de production des dispositifs, tout en établissant un point de départ pour des évolutions futures. Le procédé de fabrication incluant une grille de surface auto-alignée a également été montré avec succès. Des problèmes de polissage et de dépôt par soulèvement de couches métalliques ont empêché la réalisation de dispositifs complets et fonctionnels électriquement pendant la durée du projet.

Les transistors monoélectroniques (SET) sont des dispositifs de tailles nanométriques qui permettent la commande d'un électron à la fois et donc, qui consomment peu d'énergie. Une des applications complémentaires des SET qui attire l'attention est son utilisation dans des circuits de mémoire. Une mémoire monoélectronique (SEM) non volatile a le potentiel d'opérer à des fréquences de l'ordre des gigahertz ce qui lui permettrait de remplacer en même temps les mémoires mortes de type FLASH et les mémoires vives de type DRAM. Une puce SEM permettrait donc ultimement la réunification des deux grands types de mémoire au sein des ordinateurs. Cette thèse porte sur la fabrication de mémoires monoélectroniques non volatiles. Le procédé de fabrication proposé repose sur le procédé nanodamascène développé par C. Dubuc et al. à l'Université de Sherbrooke. L'un des avantages de ce procédé est sa compatibilité avec le back-end-of-line (BEOL) des circuits CMOS. Ce procédé a le potentiel de fabriquer plusieurs couches de circuits mémoirestrès denses au-dessus de tranches CMOS. Ce document présente, entre autres, la réalisation d'un simulateur de mémoires monoélectroniques ainsi que les résultats de simulations de différentes structures. L'optimisation du procédé de fabrication de dispositifs monoélectroniques et la réalisation de différentes architectures de SEM simples sont traitées. Les optimisations ont été faites à plusieurs niveaux : l'électrolithographie, la gravure de l'oxyde, le soulèvement du titane, la métallisation et la planarisation CMP. La caractérisation électrique a permis d'étudier en profondeur les dispositifs formés de jonction de Ti/TiO2 et elle a démontré que ces matériaux ne sont pas appropriés. Par contre, un SET formé de jonction de TiN/Al2 O3 a été fabriqué et caractérisé avec succès à basse température. Cette démonstration démontre le potentiel du procédé de fabrication et de la déposition de couche atomique (ALD) pour la fabrication de mémoires monoélectroniques.[symboles non conformes]

Ce mémoire est le résultat d'une recherche purement exploratoire concernant la définition d'une application de réseaux de neurones à base de transistors monoélectroniques (Single-Electron Transistor, SET). Il dresse un portait de l'état de l'art actuel, et met de l'avant la possibilité d'associer les SET avec la technologie actuelle (Field Electron Transistor, FET). La raison de cette association est que les SET peuvent être perçus comme un moyen de changement de paradigme, c'est-à-dire remplacer une fonction CMOS occupant une grande place par un dispositif alternatif présentant de meilleures performances ou équivalentes. Par l'intermédiaire de leurs caractéristiques électriques peu ordinaires au synonyme de"l'effet de blocage de Coulomb", les SET ont le potentiel d'être exploités intelligemment afin de tirer profit sur la consommation énergétique essentiellement. Cette problématique est présentée comme une des propositions alternatives"Beyond CMOS" aux termes de la diminution géométrique des transistors FET à la lumière de l'ITRS. Cette recherche propose d'exposer des circuits électroniques de technologie MOS complétés à l'aide de SET (circuits hybrides) et de montrer que l'on est capable de les remplacer ou les compléter (partiellement) dans des architectures à réseau de neurones. Pour cela, des simulations sous logiciel Cadence Environnement permettront de valider le comportement des circuits sur plusieurs critères tels que la vitesse de réponse et la consommation énergétique, par exemple. En résultat, seront proposées deux architectures à réseaux de neurones de fonctions différentes : une architecture Winner-Take-All et un générateur de spikes en tension. La première étant inspirée d'une publication provenant de GUIMARAES et al., veut démontrer qu'à partir d'une architecture SET existante, il est envisageable de se l'approprier et de l'appliquer aux paramètres des SET du CRN[indice supérieur 2] augmentant donc nos chances de pouvoir les concevoir dans notre groupe de recherche. Le second axe est la simulation d'un circuit capable de générer des signaux à spikes sans perte d'information, ce qui requerrait un nombre considérable de transistors FET sans l'utilisation de SET, mettant donc en valeur la réduction de composants.

Le concept d'automate cellulaire quantique (QCA) introduit en 1993 représente un changement de paradigme dans la microélectronique moderne. Introduite en 1993, cette technologie utilise la position de quelques électrons plutôt que la quantité d'électrons dans un condensateur pour encoder l'information. Ce paradigme réduit grandement la consommation énergétique de ces dispositifs électroniques et pourrait permettre de repousser les limites rencontrées avec les technologies classiques. Plusieurs réalisations expérimentales de ce concept ont été réalisées, mais ne fonctionnent qu'à très basse température (1,5 K). Les développements réalisés à l'aide du procédé nanodamascène à l'Université de Sherbrooke ont permis de démontrer la faisabilité de fabrication des transistors monoélectroniques fonctionnant à haute température (> 400 K). Ces transistors sont sensibles à des variations de la configuration de charges plus faible que la charge d'un électron et peuvent donc servir de détecteurs de charge. Cette fonctionnalité en fait un outil indispensable pour la détection de l'état de sortie d'un circuit QCA. Les travaux de cette thèse portent sur la combinaison de ces deux technologies avec l'objectif de pouvoir élever la température d'opération des QCA électrostatiques. L'architecture d'une demi-cellule QCA bistable pour l'encodage de l'information binaire et des transistors monoélectroniques comme détecteurs de l'état de charge de la demi-cellule est conçue afin de fabriquer ces deux parties en utilisant le procédé nanodamascène. À terme, la combinaison des deux concepts pourrait donner une technologie compatible avec les technologies actuelles et fonctionnant à haute température. Le document présente une méthode de simulation innovante permettant d'utiliser la géométrie réelle du dispositif et d'obtenir les caractéristiques électriques en tenant compte des effets parasites. Cette méthode est utilisée pour optimiser le dessin du dispositif, pour corréler les résultats attendus avec les mesures expérimentales, puis pour en extraire certains paramètres comme les résistances tunnel et les permittivités diélectriques des matériaux de barrière tunnel. Une étude démontrant l'impact de l'utilisation de structures sacrificielles pour le polissage mécano chimique a permis d'optimiser leur taille et leur densité pour améliorer l'uniformité du polissage. Les résultats obtenus de jonctions tunnel MIM ont permis d'améliorer la stabilité dans le temps des dispositifs. Finalement, les caractérisations de transistors monoélectroniques individuels et couplés permettent de démontrer le fonctionnement des dispositifs, leur correspondance aux valeurs attendues et la possibilité de les utiliser comme détecteur de charge. Les résultats présentés dans ces travaux permettent de conclure que tous les éléments nécessaires sont en place pour permettre la fabrication d'une cellule QCA en procédé nanodamascène. Les travaux représentent un premier grand pas vers la démonstration de QCA nanodamascène fonctionnant à haute température.

Résumé : Le transistor monoélectronique (SET) est un dispositif nanoélectronique très attractif à cause de son ultra-basse consommation d’énergie et sa forte densité d’intégration, mais il n’a pas les capacités suffisantes pour pouvoir remplacer complètement la technologie CMOS. Cependant, la combinaison de la technologie SET avec celle du CMOS est une voie intéressante puisqu’elle permet de profiter des forces de chacune, afin d’obtenir des circuits avec des fonctionnalités additionnelles et uniques. Cette thèse porte sur l’intégration 3D monolithique de nanodispositifs dans le back-end-of-line (BEOL) d’une puce CMOS. Cette approche permet d’obtenir des circuits hybrides et de donner une valeur ajoutée aux puces CMOS actuelles sans altérer le procédé de fabrication du niveau des transistors MOS. L’étude se base sur le procédé nanodamascène classique développé à l’UdeS qui a permis la fabrication de dispositifs nanoélectroniques sur un substrat de SiO2. Ce document présente les travaux réalisés sur l’optimisation du procédé de fabrication nanodamascène, afin de le rendre compatible avec le BEOL de circuits CMOS. Des procédés de gravure plasma adaptés à la fabrication de nanostructures métalliques et diélectriques sont ainsi développés. Le nouveau procédé nanodamascène inverse a permis de fabriquer des jonctions MIM et des SET métalliques sur une couche de SiO2. Les caractérisations électriques de MIM et de SET formés avec des jonctions TiN/Al2O3 ont permis de démontrer la présence de pièges dans les jonctions et la fonctionnalité d’un SET à basse température (1,5 K). Le transfert de ce procédé sur CMOS et le procédé d’interconnexions verticales sont aussi développés par la suite. Finalement, un circuit 3D composé d’un nanofil de titane connecté verticalement à un transistor MOS est réalisé et caractérisé avec succès. Les résultats obtenus lors de cette thèse permettent de valider la possibilité de co-intégrer verticalement des dispositifs nanoélectroniques avec une technologie CMOS, en utilisant un procédé de fabrication compatible. / Abstract : The single electron transistor (SET) is a nanoelectronic device very attractive due to its ultra-low power consumption and its high integration density, but he is not capable of completely replace CMOS technology. Nevertheless, the hybridization of these two technologies is an interesting approach since it combines the advantages of both technologies, in order to obtain circuits with new and unique functionalities. This thesis deals with the 3D monolithic integration of nanodevices in the back-end-ofline (BEOL) of a CMOS chip. This approach gives the opportunity to build hybrid circuits and to add value to CMOS chips without fundamentally changing the process fabrication of MOS transistors. This study is based on the nanodamascene process developed at UdeS, which is used to fabricate nanoelectronic devices on a SiO2 layer. This document presents the work done on the nanodamascene process optimization, in order to make it compatible with the BEOL of CMOS circuits. The development of plasma etching processes has been required to fabricate metallic and dielectric nanostructures useful to the fabrication of nanodevices. MIM junctions and metallic SET have been fabricated with the new reverse nanodamascene process on a SiO2 substrate. Electrical characterizations of MIM devices and SET formed with TiN/Al2O3 junctions have shown trap sites in the dielectric and a functional SET at low temperature (1.5 K). The transfer process on CMOS substrate and the vertical interconnection process have also been developed. Finally, a 3D circuit consisting of a titanium nanowire connected to a MOS transistor is fabricated and is functional. The results obtained during this thesis prove that the co-integration of nanoelectronic devices in the BEOL of a CMOS chip is possible, using a compatible process.