Microelectronics has shaped the world beyond what was thought possible at the time of its advent. One area of current research in this field is on the solid-state Si:P-based quantum computer (QC). In this machine, each qubit requires an individually addressed fast control-pulse for non-adiabatic drive and measure operations. Additionally, it is increasingly becoming important to be able to interface nanoelectronics with complementary metal-oxide-semiconductor (CMOS) technology. In this work, I have designed and demonstrated full-custom mixed-mode and full-digital fast control-pulse generators fabricated in a silicon-on-sapphire (SOS) CMOS commercial foundry process ?? a radio-frequency (RF) CMOS technology. These circuits are, fundamentally, fast monostable multivibrators. Initially, after the design specifications were decided upon, I characterized NFET and PFET devices and a n+-diffusion resistor from 500 nm and 250 nm commercial SOS-CMOS processes. Measuring their conductance curves at 300 300 K, 4.2 2 K, and sub-K (30 30 mK base to 1000 1000 mK) showed that they function with desirable behaviour although exhibiting some deviations from their 300 300 K characteristics. The mixed-mode first generation control-pulse generator was demonstrated showing that it produced dwell-time adjustable pulses with 100 100 ps rise-times at 300 K, 4.2 2 K, and sub-K with a power dissipation of 12 12 uW at 100 100 MHz. The full-digital second generation control-pulse generator was demonstrated showing accurately adjustable dwell-times settable via a control-word streamed synchronously to a shift-register. The design was based on a ripple-counter with provisions for internal or external clocking. This research has demonstrated that SOS-CMOS technology is highly feasible for the fabrication of control microelectronics for a Si:P-based QC. I have demonstrated full-custom SOS-CMOS mixed-mode and full-digital control circuits at 300 300 K, 4.2 2 K, and sub-K which suitable for qubit control.

Le substrat SOI (Silicon-On-Insulator) constitue aujourd’hui le support de choix pour la fabrication de fonctions optiques compactes. Cette plateforme commune avec la micro-électronique favorise l’intégration de circuits photoniques avec des circuits CMOS. Néanmoins, si le silicium peut être utilisé de manière très avantageuse pour la fabrication de composants optiques passifs, il présente l’inconvénient d’être un très mauvais émetteur de lumière. Ceci constitue un obstacle majeur au développement de sources d’émission laser, briques de constructions indispensables à la fabrication d’un circuit photonique. La solution exploitée dans le cadre de cette thèse consiste à reporter sur SOI des épitaxies laser III-V par collage direct SiO2-SiO2. L’objectif est de réaliser sur SOI des sources lasers à cavité horizontale permettant d’injecter au moins 1mW de puissance dans un guide d’onde silicium inclus dans le SOI. Notre démarche est de transférer un maximum des fonctions du laser vers le silicium, dont les procédés sont familiers au monde de la micro-électronique. Dans l’idéal, le III-V ne devrait être utilisé que comme matériau à gain ; la cavité laser pouvant être fabriquée dans le silicium. Mais cette ligne de conduite n’est pas forcément aisée à mettre en œuvre. En effet, les photons sont produits dans le III-V mais doivent être injectés dans un guide silicium placé sous l’épitaxie. La difficulté est que les deux matériaux sont séparés par plus d’une centaine de nanomètres d’oxyde de collage faisant obstacle au transfert de photons. Le développement de lasers III-V couplés à un guide d’onde SOI demande alors de nouvelles conceptions du système laser dans son ensemble. Notre travail a donc consisté à concevoir un laser hybride III-IV / silicium se pliant aux contraintes technologiques du collage. En s’appuyant sur la théorie des modes couplés et les concepts des cristaux photoniques, nous avons imaginé, réalisé, puis caractérisé un laser à contre-réaction distribuée hybride (en anglais : « distributed feedback laser », laser DFB). Son fonctionnement optique original, permet à la fois un maximum de gain et d’efficacité de couplage grâce à une circulation en boucle des photons du guide III-V au guide SOI. Sur ces dispositifs, nous montrons une émission laser monomode (SMSR de 35 dB) à température ambiante en pompage optique et électrique pulsé. Comme attendu, la longueur d’onde d’émission est dépendante du pas de réseau DFB. Les lasers fonctionnent avec une épaisseur de collage de silice de 200 nm, ce qui offre une grande souplesse quant au procédé d’intégration. Tous les lasers fonctionnent jusqu’à des longueurs de 150 μm (la plus petite longueur prévue sur le masque). Malgré les faibles niveaux de puissances récoltés dans la fibre lors des caractérisations, la prise en compte des pertes optiques induites pas les coupleurs fibres nous indique que la puissance réellement injectée dans le guide silicium dépasse le milliwatt. Notre objectif de ce point de vue est donc rempli. Malheureusement le fonctionnement des lasers en injection électrique continue n’a pas pu être obtenu dans les délais impartis. Cependant, les faibles densités de courant de seuil mesurées en injection pulsée (300A / cm2 à température ambiante sur les lasers de 550 μm de long) laissent présager un fonctionnement prochain en courant continu. / Silicon-On-Insulator (SOI) is today the utmost platform for the fabrication of compact optical functions. This common platform with microelectronics favors the integration of photonic circuits with CMOS circuits. Nevertheless, if silicon allows for the fabrication of compact passive photonic functions, its poor light emission properties constitute a major obstacle to the development of an integrated laser source. The solution used within the framework of this thesis consists in integrating III-IV laser stacks on 200 mm SOI wafers by the mean of SiO2-SiO2 direct bonding. The aim of this work is to demonstrate a III-V on SOI laser that couples at least 1mW to a silicon waveguide. Our approach is to transfer a maximum of the laser complexity to the silicon, which processes are familiar to microelectronics. Ideally, III-V should be just used as a gain material ; the laser cavity being made out of silicon. However, this approach is not so easy to put into practice. Indeed, photons are generated by the III-V waveguide but have to be transferred into the silicon waveguide located under the stack. The difficulty is that both waveguides are separated by a low index bonding layer, which thickness ranges from one hundred to several hundreds of nanometres. The development of a III-V on SOI laser then requires a new thinking of the whole laser system. Therefore, our work has consisted in designing a III-V on silicon hybrid laser that takes into consideration the specific constraints of the integration technology. Based on the coupled mode theory and on the photonic crystals concepts, we have designed, fabricated and characterized an hybrid Distributed Feedback Laser (DFB). Its original work principle allows for both a high amount of gain and coupling efficiency, thanks to a continuous circulation of photons from the III-V to the SOI waveguide. On these devices, we show a monomode laser emission at room temperature (with a side mode suppression ratio of 35dB) under pulsed optical and electrical pumping. As expected, the lasing wavelength is function of the DFB grating pitch. The lasers work with a bonding layer as thick as 200nm, that greatly relaxes the constraints of the bonding technology. Lasers work down to a minimum length of 150 μm, which is the shortest laser lenght of the mask. Despite the low power levels collected by the fibre during the characterizations, accounting for the high optical losses due to the fiber couplers, the optical power effectively injected to the silicon waveguide should be in the miliwatt range. Unfortunately, the low threshold current densities measured under pulsed operation (300 A / cm2 at room temperature) suggest that the continuous-wave regime should be reached in a very near future.

Tunnel à effet de champ (TFET) et un nouveau composant MOS à rétroaction que nous avons nommé le Z2-FET.Le Z2-FET est envisagé pour la logique faible consommation et pour les applications mémoire compatibles avecles technologies CMOS avancées. Nous avons étudié de manière systématique des TFETs avec différents oxydesde grille, matériaux et structures de canal, fabriqués sur silicium sur isolant totalement déserté (FDSOI). Lesmesures de bruit à basse fréquence (LFN) sur TFETs montrent la prédominance d'un signal aléatoiretélégraphique (RTS), qui révèle sans ambiguïté le mécanisme d’effet tunnel. Un modèle analytique combinantl’effet tunnel et le transport dans le canal a été développé, montrant un bon accord entre les résultatsexpérimentaux et les simulations.Nous avons conçu et démontré un nouveau dispositif (Z2-FET, pour pente sous le seuil verticale et zéroionisation par impact), qui présente une commutation extrêmement abrupte (moins de 1 mV par décade decourant), avec un rapport ION / IOFF >109, un large effet de hystérésis et un potentiel de miniaturisation jusqu'à 20nm. La simulation TCAD a été utilisée pour confirmer que la commutation électrique du Z2-FET fonctionne parl'intermédiaire de rétroaction entre les flux des électrons et trous et leurs barrières d'injection respectives. LeZ2-FET est idéalement adapté pour des applications mémoire à un transistor. La mémoire DRAM basée sur leZ2-FET montre des performances très bonnes, avec des tensions d'alimentation jusqu'à 1,1 V, des temps derétention jusqu'à 5,5 s et des vitesses d'accès atteignant 1 ns. Une mémoire SRAM utilisant un seul Z²-FET estégalement démontrée sans nécessité de rafraichissement de l’information stockée.Notre travail sur le courant GIDL intervenant dans les MOSFETs de type FDSOI a été combiné avec leTFET afin de proposer une nouvelle structure de TFETs optimisés, basée sur l'amplification bipolaire du couranttunnel. Les simulations de nouveau dispostif à injection tunnel amélioré par effet bipolaire (BET-FET) montrentdes résultats prometteurs, avec des ION supérierus à 4mA/��m et des pentes sous le seuil SS inférieures à 60mV/dec sur plus de sept décades de courant, surpassant tous les TFETs silicium rapportés à ce jour.La thèse se conclut par les directions de recherche futures dans le domaine des dispositifs à pente sous leseuil abrupte. / This thesis is dedicated to studying sharp switching devices, including the tunneling field-effect-transistor(TFET) and a new feedback device we have named the Z2-FET, for low power logic and memory applicationscompatible with modern silicon technology. We have extensively investigated TFETs with various gate oxides,channel materials and structures, fabricated on fully-depleted silicon-on-insulator (FD-SOI) substrates.Low-frequency noise (LFN) measurements were performed on TFETs, showing the dominance of randomtelegraphy signal (RTS) noise, which reveals the tunneling mechanism. An analytical TFET model combiningtunneling and channel transport has been developed, showing agreement with the experimental and simulationresults.We also conceived and demonstrated a new device named the Z2-FET (for zero subthreshold swing andzero impact ionization), which exhibits extremely sharp switching with subthreshold swing SS < 1 mV/dec,ION/IOFF current ratio reaching 109, gate-controlled hysteresis and scalability down to 20 nm. The Z2-FEToperates with feedback between carriers flow and their injection barriers. The Z2-FET is used for one-transistordynamic random access memory (DRAM) with supply voltage down to 1.1 V, retention time up to 5.5 s andaccess speed reaching 1 ns. The static RAM (SRAM) application is also demonstrated without the need ofrefreshing stored data.Following our work on gate-induced drain leakage (GIDL) current in short-channel FD-SOI MOSFETs andon TFET operating mechanisms, we propose a new class of optimized TFETs with enhanced ION, based on thebipolar amplification of the tunneling current. Simulations of the bipolar-enhanced tunneling FET (BET-FET),combining the TFET with a heterojunction bipolar transistor, show promising results, with ION > 4×10-3 A/��mand SS < 60 mV/dec over 7 decades of current, outperforming all silicon-compatible TFETs reported to date.The thesis concludes with future research directions in the sharp-switching device arena.

Des spécificités de la technologie SOI partiellement désertée (PD-SOI), comme son gain en vitesse, et l'isolation diélectrique des transistors, sont intéressantes pour la conception d'interfaces entrées/sorties. Toutefois, l'emploi de cette technologie conduit à des phénomènes indésirables tels que l'effet d'histoire, une consommation statique accrue et l'effet d'auto-échauffement. Dans ce travail, une analyse de ces effets a été menée. L'influence de l'auto-échauffement s'est révélée négligeable. Un schéma électrique employant un mécanisme de polarisation active a été proposé afin de supprimer l'effet d'histoire et de contrôler la consommation statique tout en conservant un gain en vitesse. Le circuit de test, en 65nm PDSOI de STMicroelectronics, montre que la solution proposée permet d'améliorer la gigue du temps de propagation lors d'une transmission. La deuxième partie de ce travail s'intéresse à la technologie SOI totalement désertée (FDSOI). Cette dernière apporte un meilleur contrôle électrostatique des transistors et un degré de liberté supplémentaire en conception par le contrôle de leurs tensions de seuil via la face arrière. Dans un premier temps, cette caractéristique a été validée pour les entrées/sorties sur un circuit fabriqué en 28nm FDSOI de STMicroelectronics. Elle a été ensuite exploitée pour la calibration de l'impédance de sortie d'une interface LPDDR2 et la compensation des fluctuations environnementales. La solution proposée dans ce travail tire profit de la modulation par face arrière pour réaliser la calibration durant la transmission, contrairement à l'état de l'art, ce qui a pour effet d'augmenter la bande passante. / The characteristics of Partially-Depleted SOI (PD-SOI) technology, as its speed improvement and the dielectric isolation of the transistors, turn to be interesting for input/output interface. However, using this technology leads to side effects, such as history effect, higher static consumption and self-heating effect. In this work, an analysis of these effects was carried out. Self-heating appears to be negligible. To address the two other effects, a solution with active body control has been proposed in order to suppress the history effect and to reduce the static consumption while keeping the speed improvement. The test chip, processed in PDSOI 65nm from STMicroelectronics, shows that the proposed solution improves the jitter during transmission. The second part of this work involves Fully-Depleted SOI (FD-SOI) technology. This technology brings a better electrostatic control of transistors and an additional degree of freedom for circuit design, thanks to threshold voltage control through back biasing. First, this feature has been validated on input/output circuit processed in FD-SOI 28nm from STMicroelectronics. Then, back biasing has been exploited for output impedance calibration and for environmental fluctuation compensation, based on LPDDR2 standard. The proposed solution in this work takes benefit of the impedance modulation through back biasing in order to perform the calibration during transmission, as opposed to the state-of-the-art techniques. Thus, the overall communication data rate increases.

Parmi les architectures candidates pour les générations sub-22nm figurent les transistors sur silicium sur isolant (SOI). A cette échelle, les composants doivent intégrer des films isolants enterrés (BOX) et des canaux de conduction (Body) ultra-minces. A ceci s'ajoute l'utilisation d'empilements de grille avancés (diélectriques à haute permittivité / métal de grille) et une ingénierie de la contrainte mécanique avec l'utilisation d'alliages SiGe pour le canal des transistors de type P. La mise au point d'une telle technologie demande qu'on soit capable d'extraire de façon non destructive et avec précision la qualité du transport électronique et des interfaces, ainsi que les valeurs des paramètres physiques (dimensions et dopages), qui sont obtenues effectivement en fin de fabrication. Des techniques d'extraction de paramètres ont été développées au cours du temps. L'objectif de cette thèse est de reconsidérer et de faire évoluer ces techniques pour les adapter aux épaisseurs extrêmement réduites des composants étudiés. Elle combine mesures approfondies et modélisation en support. Parmi les résultats originaux obtenus au cours de cette thèse, citons notamment l'adaptation de la méthode split CV complète qui permet désormais d'extraire les paramètres caractérisant l'ensemble de l'empilement SOI, depuis le substrat et son dopage jusqu'à la grille, ainsi qu'une analyse extrêmement détaillée du transport grâce à des mesures en régime de couplage grille arrière à température variable ou l'exploitation de la magnétorésistance de canal depuis le régime linéaire jusqu'en saturation. Le mémoire se termine par une analyse détaillée du bruit basse fréquence. / Silicon on insulator (SOI) transistors are among the best candidates for sub-22nm technology nodes. At this scale, the devices integrate extremely thin buried oxide layers (BOX) and body. They also integrate advanced high-k dielectric / metal gate stacks and strain engineering is used to improve transport properties with, for instance, the use of SiGe alloys in the channel of p-type MOS transistors. The optimization of such a technology requires precise and non-destructive experimental techniques able to provide information about the quality of electron transport and interface quality, as well as about the real values of physical parameters (dimensions and doping level) at the end of the process. Techniques for parameter extraction from electrical characteristics have been developed over time. The aim of this thesis work is to reconsider these methods and to further develop them to account for the extremely small dimensions used for sub-22nm SOI generations. The work is based on extended characterization and modelling in support. Among the original results obtained during this thesis, special notice should be put on the adaptation of the complete split CV method which is now able to extract the characteristic parameters for the entire stack, from the substrate and its doping level to the gate stack, as well as an extremely detailed analysis of electron transport based on low temperature characterization in back-gate electrostatic coupling conditions or the exploitation of channel magnetoresistance from the linear regime of operation to saturation. Finally, a detailed analysis of low-frequency noise closes this study.

Silicon photonics as a one of the most promising photonic integration technologies has attracted many attentions in recent years. The major feature of this technology is its compatibility with complementary metal-oxide semiconductor (CMOS) processes which makes it possible to integrate optical and electronic devices in a same chip and reduce the cost significantly. Another reason of using silicon photonics is the high index contrast between the silicon core and silicon dioxide cladding which ensures the high density integration of photonic devices on a single chip. Monolithic integration with electronic and optical circuits makes silicon photonics technology suitable for numerous applications. One example is microwave photonics (MWP). MWP is an area that studies the interaction between microwave and optical signal for the generation, processing, control and distribution of microwave signals by means of photonics. Silicon photonics offers a reduction in footprint, losses, packaging cost and power dissipation in MWP systems. This research in this thesis is focused on the design and fabrication of the silicon photonic devices for MWP signal processing and generation. Four MWP systems based on silicon photonic devices are proposed and experimentally demonstrated. 1) A single pass-band frequency-tunable MWP filter based on phase-modulation to intensity-modulation conversion in an optically pumped silicon-on-insulator (SOI) microring resonator (MRR) is designed and experimentally demonstrated. In the proposed filter, a phase-modulated optical signal is filtered by the SOI MRR, to have one first-order sideband suppressed by the MRR notch. The phase-modulated optical signal is converted to an intensity-modulated single-sideband (SSB) signal and detected at a photodetector (PD). The entire operation is equivalent to a single pass-band filter. The frequency tunability is achieved by tuning the resonance wavelength of the MRR, which is realized by optically pumping the MRR. A single pass-band MWP filter with a tunable center frequency from 16 to 23 GHz is experimentally demonstrated. 2) A broadband optically tunable MWP phase shifter with a tunable phase shift using three cascaded SOI MRRs that are optically pumped is designed and experimentally demonstrated. A microwave signal to be phase shifted is applied to an optical single-sideband (OSSB) modulator to generate an optical carrier and an optical sideband. The phase shift is introduced to the optical carrier by placing the optical carrier within the bandwidth of one resonance of the three cascaded MRRs. The experimental results show that by optically pumping the cascaded MRRs, a broadband MWP phase shifter with a bandwidth of 7 GHz with a tunable phase shift covering the entire 360o phase shift range is achieved. 3) A multi tap MWP filter with positive and negative coefficients using a silicon ring resonator modulator (RRM) is proposed and experimentally demonstrated. The RRM is designed and fabricated to operate based on the carrier depletion effect. The positive and negative coefficients are obtained by using opposite slopes of the modulation transmission response of the RRM. Two filter responses with two and three taps are experimentally demonstrated, showing the proof-of-principle for frequencies up to 18 GHz. 4) An approach to generate microwave signal based on enhanced four wave mixing (FWM) in an active silicon waveguide (SiWG) is studied. This SiWG is designed and fabricated, and the use of the active SiWG for MWP frequency multiplication to generate a frequency-sextupled millimeter-wave signal is experimentally demonstrated. Thanks to a reverse-biased p-n junction across the SiWG, the conversion efficiency of the FWM is improved, which leads to the improvement of the microwave frequency multiplication efficiency.

En exploitant la fonction d’amplification intrinsèque fournie par les transistors UTBB FDSOI, nous avons présenté des ISFET ultra sensibles. L'intégration de la fonctionnalité de détection a été réalisée en back end of line (BEOL), ce qui offre les avantages d'une fiabilité et d'une durée de vie accrues du capteur, d'une compatibilité avec le processus CMOS standard et d'une possibilité d'intégration d'un circuit diviseur capacitif. Le fonctionnement des MOSFETs, sans une polarisation appropriée de la grille avant, les rend vulnérables aux effets de grilles flottantes indésirables. Le circuit diviseur capacitif résout ce problème en polarisant la grille avant tout en maintenant la fonctionnalité de détection sur la même grille par un couplage capacitif au métal commun du BEOL. Par conséquent, le potentiel au niveau du métal BEOL est une somme pondérée du potentiel de surface au niveau de la grille de détection et de la polarisation appliquée au niveau de la grille de contrôle. Le capteur proposé est modélisé et simulé à l'aide de TCAD-Sentaurus. Un modèle mathématique complet a été développé. Il fournit la réponse du capteur en fonction du pH de la solution (entrée du capteur) et des paramètres de conception du circuit diviseur capacitif et du transistor UTBB FDSOI. Dans ce cas, des résultats cohérents ont été obtenus des travaux de modélisation et de simulation, avec une sensibilité attendue de 780 mV / pH correspondant à un film de détection ayant une réponse de Nernst. La modélisation et la simulation du capteur proposé ont également été validées par une fabrication et une caractérisation du capteur de pH à grille étendue avec validation de son concept. Ces capteurs ont été développés par un traitement séparé du composant de détection de pH, qui est connecté électriquement au transistor uniquement lors de la caractérisation du capteur. Ceci permet une réalisation plus rapide et plus simple du capteur sans avoir besoin de masques et de motifs par lithographie. Les capteurs à grille étendue ont présenté une sensibilité de 475 mV/pH, ce qui est supérieur aux ISFET de faible puissance de l'état de l’art. Enfin, l’intégration de la fonctionnalité de détection directement dans le BEOL des dispositifs FDSOI UTBB a été poursuivie. Une sensibilité expérimentale de 730 mV/pH a été obtenue, ce qui confirme le modèle mathématique et la réponse simulée. Cette valeur est 12 fois supérieure à la limite de Nernst et supérieure aux capteurs de l'état de l’art. Les capteurs sont également évalués pour la stabilité, la résolution, l'hystérésis et la dérive dans lesquels d'excellentes performances sont démontrées. / Exploiting the intrinsic amplification feature provided by UTBB FDSOI transistors, we demonstrated ultrahigh sensitive ISFETs. Integration of the sensing functionality was made in the BEOL which gives the benefits of increased reliability and life time of the sensor, compatibility with the standard CMOS process, and possibility for embedding a capacitive divider circuit. Operation of the MOSFETs without a proper front gate bias makes them vulnerable for undesired floating body effects. The capacitive divider circuit addresses these issues by biasing the front gate simultaneously with the sensing functionality at the same gate through capacitive coupling to a common BEOL metal. Therefore, the potential at the BEOL metal would be a weighted sum of the surface potential at the sensing gate and the applied bias at the control gate. The proposed sensor is modeled and simulated using TCAD-Sentaurus. A complete mathematical model is developed which provides the output of the sensor as a function of the solution pH (input to the sensor), and the design parameters of the capacitive divider circuit and the UTBB FDSOI transistor. In that case, consistent results have been obtained from the modeling and simulation works, with an expected sensitivity of 780 mV/pH corresponding to a sensing film having Nernst response. The modeling and simulation of the proposed sensor was further validated by a proof of concept extended gate pH sensor fabrication and characterization. These sensors were developed by a separated processing of just the pH sensing component, which is electrically connected to the transistor only during characterization of the sensor. This provides faster and simpler realization of the sensor without the need for masks and patterning by lithography. The extended gate sensors showed 475 mV/pH sensitivity which is superior to state of the art low power ISFETs. Finally, integration of the sensing functionality directly in the BEOL of the UTBB FDSOI devices was pursued. An experimental sensitivity of 730 mV/pH is obtained which is consistent with the mathematical model and the simulated response. This is more than 12-times higher than the Nernst limit, and superior to state of the art sensors. Sensors are also evaluated for stability, resolution, hysteresis, and drift in which excellent performances are demonstrated.

El objetivo de esta tesis es la investigación de estructuras y técnicas de acoplo para minimizar las pérdidas de acoplo entre guías dieléctricas y cristales fotónicos planares. En primer lugar se ha estudiado el modelado del acoplo entre guías dieléctricas y guías en cristal fotónico así como la influencia de los principales parámetros del cristal en la eficiencia de acoplo. Se han obtenido expresiones cerradas para las matrices de reflexión y transmisión que caracterizan totalmente el scattering que ocurre en el interfaz formado entre una guía dieléctrica y una guía en cristal fotónico. A continuación y con el fin de mejorar la eficiencia de acoplo desde guías dieléctrica de anchura arbitraria, se ha propuesto como contribución original una técnica de acoplo basada en la introducción de defectos puntuales en el interior de una estructura de acoplo tipo cuña realizada en el cristal fotónico. Diferentes soluciones, incluida los algoritmos genéticos, han sido propuestas con el objetivo de conseguir el diseño óptimo de la configuración de defectos. Una vez conseguido un acoplo eficiente desde guías dieléctricas a guías en cristal fotónico, se ha investigado el acoplo en guías de cavidades acopladas. Como contribución original se ha propuesto una técnica de acoplo basada en la variación gradual del radio de los defectos situados entre cavidades adyacentes. Además, se ha realizado un riguroso análisis en el dominio del tiempo y la frecuencia de la propagación de pulsos en guías acopladas de longitud finita. Dicho estudio ha tenido como objetivo la caracterización de la influencia de la eficiencia del acoplo en los parámetros del pulso. Finalmente, se han presentado los procesos de fabricación y resultados experimentales de las estructuras de acoplo propuestas. / Sanchis Kilders, P. (2005). Coupling techniques between dielectric waveguides and planar photonic crystals [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/1854 / Palancia

L’intégration photonique permet de réduire la taille et la consommation d’énergie des systèmes de communication par fibre optique par rapport aux systèmes assemblés à partir de composants unitaires. Cette technologie a récemment suscité un grand intérêt avec les progrès de l’intégration sur InP et le développement de la photonique sur silicium. Cette dernière challenge la plate-forme d’intégration sur InP car des composants à hautes performances et faibles coûts peuvent être fabriqués dans des fonderies originellement développées pour la microélectronique. Les lasers sont l'une des pièces maitresses des émetteurs-récepteurs pour les communications optiques. Leur intégration sur la plateforme silicium permet de développer des émetteurs-récepteurs comprenant les fonctions critiques d’émission de lumière, de modulation et de détection sur une même puce. L’intégration de matériaux III-V par collage moléculaire sur plaque silicium permet de produire de grands volumes : plusieurs dizaines voire centaines de composants sont réalisés par wafer. Dans cette thèse, j’ai étudié théoriquement et expérimentalement les propriétés des lasers accordables basés sur des résonateurs en anneau en silicium, des lasers à rétroaction distribuée modulés directement et des lasers à haut facteur de qualité qui présentent un faible bruit de phase et d’intensité. / Photonic integration reduces the size and energy consumption of fiber optic communication systems compared to systems assembled from discrete components. This technology has recently attracted a great interest with the progress of integration on InP and the development of silicon photonics. The latter challenges the integration platform on InP as high-performance and low-cost components can be manufactured in foundries originally developed for microelectronics. Lasers are one of the main parts of transceivers for optical communications. With their integration on the silicon platform, transceivers that include the critical functions of light emission, modulation and detection on the same chip can be made. In the heterogeneous integration platform, components are manufactured in high volumes: several tens or even hundreds of components are produced per wafer. In this thesis, I studied theoretically and experimentally the properties of tunable lasers based on silicon ring resonators, directly modulated distributed feedback lasers and low noise high-quality factor lasers

The degradation predicted by classical DC reliability methods, such as bias temperature instability (BTI) and hot carrier injection (HCI), might not translate sufficiently to the AC conditions, which are relevant on the circuit level. The direct analysis of circuit level reliability is therefore an essential task for hardware qualification in the near future. Ring oscillators (RO) offer a good model system, where both BTI and HCI contribute to the degradation. In this work, it is qualitatively shown that the additional off-state stress plays a crucial role at very high stress voltages, beyond upper usage boundaries. To yield an accurate RO lifetime prediction a frequency measurement setup with high resolution is used, which can resolve small changes in frequency during stress near operation conditions. An ACDC conversion model is developed predicting the resulting frequency change based on DC input data. From the extrapolation to 10 years of circuit lifetime the model predicts a very low frequency degradation below 0.2% under nominal operation conditions, where the off-state has a minor influence.