L'objectif de ce travail est d'aborder la conception de réseaux d'adaptation d'impédance accordable (RAA) dans deux contextes bien distincts en radiofréquences : le RAA en faible signal et le RAA en fort signal.Concernant les aspects faible signal, des critères de performance de RAA ont été établis et étudiés. Une nouvelle expression générale de l'efficacité d'un RAA a été développée. Elle permet de prédire le rendement d'un RAA à partir des facteurs de qualité des composants dont on dispose dans une technologie donnée et du rapport de transformation à réaliser. Des abaques de couverture d'impédances en fonction des pertes d'insertion ont été calculés. Ils mettent en évidence les régions de couverture où le RAA apporte une amélioration à la performance du système, pour diverses topologies de RAA.Un démonstrateur sur PCB a été réalisé. Il est constitué de deux RAA, qui assurent l'adaptation simultanée d'un amplificateur de puissance sur une large plage d'impédances, comprises dans un cercle de l'abaque de Smith d'équation VSWR < 5 :1. La zone de couverture a été mesurée et présentée en fonction des pertes d'insertion, qui mettent en évidence les régions où les RAA contribuent à l'amélioration de la performance de l'amplificateur et celles où les pertes d'insertion du RAA n'arrivent pas à compenser le gain du à la réduction des coefficients de réflexion.Dans une seconde partie, la conception de RAA en fort signal a été traitée. L'objectif a été de présenter à la sortie d'un amplificateur de puissance les impédances qui optimisent son efficacité pour chaque puissance de travail. Un démonstrateur en technologie CMOS SOI 130 nm a été conçu et simulé. Il consiste en un amplificateur de puissance pour le standard WCDMA, fonctionnant à 900 MHz, et un RA accordable par des varactors MOS, capable de générer les impédances optimales correspondant à des puissances de sortie comprises entre 20 et 30 dBm. Les résultats ont mis en évidence le bénéfice apporté par l'insertion d'un RA accordable par rapport à un RA fixe.

Depuis la première génération de téléphone mobile, de nombreuses fonctions et outils ont été intégrés dans nos terminaux. Il y a vingt ans, nous utilisions nos téléphone pour émettre des appels et envoyer/recevoir des messages. Aujourd’hui, l’accès à internet, la radio, l’appareil photo, des jeux et de la musique sont des fonctionnalités que l’on retrouve dans nos téléphones mobiles.Dans un contexte de téléphonie pouvant adresse plusieurs standards, l’objectif de cette thèse est de concevoir et de réaliser l’implémentation d’une architecture capable d’améliorer la linéarité de notre émetteur pour le standard 3G, utilisant des composants analogiques et numériques. Pour cela, notre étude se concentrera sur l’amélioration de la linéarité, tout en maintenant une consommation la plus faible possible mais également tout en évitant d’augmenter la taille d’une puce 3G. Nous allons démontrer qu’il est possible d’intégrer une technique de linéarisation tout en maintenant une consommation et une surface en silicium.Le premier chapitre présente différentes architectures d’émetteurs et des techniques de linéarisation avec leurs avantages et inconvénients. Il est également présenté des moyens d’évaluer l’efficacité d’un émetteur par des simulations ou des mesures. L’objectif de cette partie est de choisir une technique de linéarisation à laquelle nous associerons une architecture d’émetteur afin de répondre le plus rigoureusement à notre application et ces contraintes émanant.Le second chapitre détaille le fonctionnement du système complet, la partie numérique et la partie analogique, s’appuyant sur des études théoriques. Nous commencerons en détaillant les contraintes et les précautions qui doivent être prises en compte par le concepteur afin d’étudier l’instabilité et le bruit produit par l’émetteur. Nous décrierons alors deux algorithmes numériques permettant de réaliser la correction des signaux. Des simulations au niveau système de la boucle Cartésienne seront également présenté utilisant, dans un premier temps un amplificateur de puissance idéal, pour ensuite utilisé un amplificateur de puissance réalisé en technologie BiCMOS, et finalement un amplificateur de puissance conçu en technologie CMOS, qui est celle choisie pour notre étude.Le troisième chapitre présente la synthèse de la partie numérique en technologie CMOS des deux algorithmes précédemment cités, elle prend en compte toutes les étapes ; du code VHDL jusqu’au layout, permettant de réaliser un circuit numérique. Ensuite, il est décrit chaque composant de la boucle cartésienne, avec leurs propres simulations ou mesures. De plus, il est important de garder à l’esprit que l’objectif de cette thèse repose sur l’intégration du système complet (partie analogique et numérique) en technologie CMOS 65nm de STMicroelectronics, démontrant ainsi la faisabilité de la solution.Dans un premier temps, nous décrirons la partie numérique permettant de réaliser les étapes de correction de phase et de soustraction des signaux en technologie ASIC. L’algorithme de CORDIC a pour avantage de minimiser la consommation et l’occupation en Silicium de la partie analogique. Par la suite, l’architecture et les spécifications de chaque brique de base constituant la partie analogique seront présentées. Dans notre cas, la chaîne directe est composée de filtres, de mélangeurs, et d'un amplificateur de puissance. Notre objectif est de réaliser ces trois fonctions avec le minium de consommation et une surface du circuit la plus faible possible, ceci permettant une intégration plus aisée.Finalement, les simulations système seront présentées utilisant le logiciel de simulation ADC (Advanced Design Software) d’Agilent pour la partie analogique. Des co-simulations ont été réalisées sur le système complet, utilisant SystemVue pour la partie numérique. Les simulations réalisant ADS nous ont fourni les performances de chaque brique de base s’appuyant sur les caractéristiques des transistors. / Since the first generation of mobile phones, a lot of functions, standards and tools have been integrated on handsets. Twenty years ago, consumers could use their mobile phones only to call and to send messages. Nowadays, internet access, radio, cameras, games and music are included and available as options for every mobile phone.All of these new services make the cost of production for a cellular phone more expensive. Despite that, industry has to find a solution to maintain their products the most attractive as possible including the large range of integrated functions.In the context of interaction with other standards, the aim of this thesis is to design and implement a chipset able to improve the linearity of a transmitter for third generation mobile phones, using both digital and analog technologies. For this purpose, the study will focus on the improvement of the linearity, keeping the consumption and the die area of the circuit as small as possible. We will prove that linearization on an integrated circuit is possible with almost the same consumption and die area occupation compared to a classic transmitter.The first chapter presents the different architectures used for a transmitter and various linearization techniques with their advantages and drawbacks. Some metrics are also presented in order to evaluate these architectures. The goal of this part is to choose a linearization technique associated to a transmitter in order to fit with our application and constraints.The second chapter explains the complete system, digital and analog parts, with theoretical studies. We will start by detailing the constraints and precautions that must be taken into account by the designer to study the instability and the noise generated by the transmitter. We will describe how two algorithms make signal corrections. In the last part we will show system level simulations of the Cartesian Feedback using, first, an ideal power amplifier (PA), then, a PA in a BiCMOS technology, and finally, a PA in a CMOS technology that will be used for the final integrated circuit.The third and last chapter shows the digital synthesis in a CMOS technology of the two algorithms previously mentioned, considering all steps, from the VHDL code until the layout of the digital part. We will describe and simulate each analog building block of the Cartesian Feedback, with the measurement results for some of them. Each chapter will be working towards the goal of this study, demonstrated in this part: to make an integrated system, with its complete solution and simulations.This chapter presents the integration of the analog and digital Cartesian Feedback described previously in 65nm CMOS technology from STMicroelectronics. First, the digital part generating the phase correction and subtraction will be shown in ASIC technology, with a CORDIC algorithm to reduce its consumption and size. Secondly, the architecture and specification of building blocks will be shown. In our case, the direct path is composed of filters, RF modulator and a Power Amplifier. Our objective is to design these three functions to minimize the consumption and the silicon area of the integrated architecture. Finally, system level simulations will be presented using the ADS (Advanced Design Software) from Agilent for the analog part. Co-simulations have been done to analyze the whole system, with SystemVue for the digital part. The simulations using ADS will provide the performance of each building block on the transistors level.

La thématique de ce sujet de thèse porte sur l'étude des capteurs de champ magnétique intégrés en technologie CMOS standard basse tension sans étapes de fabrication supplémentaires. La co-intégration du transducteur (l'élément sensible qui transforme le champ magnétique en une grandeur électrique) et de son électronique de conditionnement du signal sur la même puce permet réaliser des fonctions spécifiques qui améliorent significativement les performances du capteur. Les travaux présentés dans cette thèse portent plus particulièrement sur deux types de transducteur : le transducteur à effet Hall dit vertical et un magnéto-transistor particulier appelé « CHOPFET ». Nous avons développé des modèles numériques de ces transducteurs afin d’analyser finement leurs comportement mais aussi d’optimiser leurs performances. En nous basant sur ces résultats, nous avons adapté des techniques de traitement du signal et proposé plusieurs architectures originales dédiées au conditionnement du signal magnétique. Cela a permis d’améliorer significativement les performances de ces capteurs en termes de résolution, d’offset et de consommation électrique. / The subject of thesis subject concerns the study of magnetic field sensors integrated in low-voltage standard CMOS process without additional post-processing steps. Co-integrating the magnetic transducer (the sensitive element transforming the magnetic field into an electrical quantity) together with its conditioning electronics onto a same chip allows to implement specific features, which dramatically improve the sensor performances. This work particularly focuses on two types of transducer: the vertical Hall device and a specific magneto-transistor called “CHOPFET”. We developed numerical simulation models in order to predict and optimize the behavior of these transducers. Based on the results, we adapted dedicated signal processing techniques and proposed several innovative magnetic signal conditioning architectures. This led to significant improvement in terms of resolution, offset and power consumption.

This work deals with issues of design and optimize of an operational amplifiers using CMOS transistor models. The main focus of work is to propose a circuit suitable for low voltage applications with low power. The proposed circuit consists of sub-circuits, each of which must operate in the desired voltage range. Detailed design of input and output stages will reach range of rail-to-rail type with a minimum quiescent current.

La mesure de distance et la détection d'objets sont devenues essentielles dans de nombreux domaines tels que l'automobile ou la robotique, les applications médicales, les procédés industriels et agricoles, les systèmes de surveillance et de sécurité, etc. Dans le but d'améliorer les performances des dispositifs de télémétrie laser en terme de bruit et de diaphonie, une technique hétérodyne par mélange optoélectronique doit être utilisée. Par ailleurs, l'aspect système embarqué nécessite une réduction de l'encombrement et de la consommation à performances égales. L'intégration de mélangeurs optoélectroniques en technologie CMOS apporte donc une solution optimale à cette approche grâce à ses multiples avantages (intégration du circuit d'instrumentation sur la même puce, modèles bien connus, coût raisonnable, performances élevées,…). Ainsi cette thèse traitera de l'étude de mélangeurs optoélectroniques en technologie CMOS pour la télémétrie embarquée haute résolution. Le premier chapitre de ce manuscrit présente les diverses technique de mesure de distance par télémétrie laser par et justifie le choix de la télémétrie laser par déphasage ainsi que le gain en performances lié à l'hétérodynage. Le second chapitre décrit les mélangeurs électriques et optoélectroniques ainsi que les propriétés nécessaires à leur réalisation. Quelques photodétecteurs y sont présentés au vu de la possibilité de les utiliser en mélangeurs optoélectroniques et d'une intégration potentielle en technologie CMOS. Les principales contraintes liées à l'intégration en technologie CMOS de photocapteurs utilisables en mélangeurs optoélectroniques, sont exposés dans la troisième partie. Les travaux de conception et d'optimisation des structures ainsi que les phases de simulations et de test y sont détaillés. Enfin, pour valider expérimentalement les études précédentes, le dernier chapitre présente la conception d'une chaîne de mesure multivoies pour une tête de photoréception CMOS matricée pour un télémètre laser embarqué haute résolution. / Distance measurement and object detection has become essential in many fields such as automotive and robotics, medical applications, industrial processes and farming systems, surveillance and security, etc.. In order to improve the performance of laser ranging devices in terms of noise and crosstalk, an optoelectronic heterodyne technique of mixing should be used. Moreover, the aspect of embedded system requires a reduction in the size and power consumption for the same performance. The integration of optoelectronic mixers in CMOS technology will provide an optimal solution to this approach through its many advantages (integrated instrumentation circuit on the same chip, well-known models, reasonable cost, high performance, ...). Thus this thesis will focus on the study of optoelectronic mixers in CMOS technology for high resolution, embedded laser range finding systems. The first chapter of this thesis discusses the various technique of distance measurement by laser ranging and justifies the choice of phase shift technique and the gain in performance related to heterodyning. The second chapter describes the electrical and optoelectronic mixers and the properties needed to develop them. Some photodetectors are presented given the opportunity to use optoelectronic mixers and a potential integration with CMOS technology. The main constraints to the integration of CMOS photosensors used in optoelectronic mixers are set out in Part III. The work of design and optimization of structures and phases of simulations and testing are detailed. Finally, to experimentally confirm the earlier studies, the final chapter presents the design of a measuring head for a multichannel photoreceptor CMOS for a high resolution laser range finder.

L'exploration du système solaire et l'étude de l'univers lointain sont encore sources de découvertes et de mystère pour la communauté scientifique et pour l’humanité en général. Ces observations sont actuellement principalement basées sur la mesure d’ions et de particules in-situ qui constituent ces milieux. Les instruments d’observation intègrent des détecteurs spatiaux, utilisés pour convertir l'énergie des particules en charges électriques mesurables. Ces derniers sont étroitement liés à leur électronique analogique ou Analog-Front-End (AFE) et cette combinaison forme des chaines astrophysiques de détection appelées « sensor heads ». Depuis quelques années, la volonté d’améliorer les résolutions spatiale et spectrale des détecteurs nécessite la conception d’une électronique intégrée multivoies. Ainsi, une électronique spatiale de type Application Specific Integrated Circuit (ASIC) doit être développée. Cela permet d’une part de s’adapter au mieux à chaque détecteur pour en optimiser les performances ; et d’autre part de bénéficier des multiples avantages inhérents à l’utilisation d’une technologie CMOS : diminuer les dimensions et les temps de transit des signaux, intégration multifonctions, réduction des coûts pour une fabrication de masse et effets parasites étudiés et bien connus. Cependant les contraintes spatiales exigent une qualification draconienne du circuit. En effet, ces environnent radiatifs peuvent endommager les systèmes électroniques embarqués à bord des missions spatiales. Grâce à la réduction des dimensions, il ne semble plus opportun aujourd’hui d’utiliser des technologies dédiées au spatial (type SOI ou biCMOS spécifiques) mais plutôt de mettre en œuvre des techniques de durcissement par design (RHBD) sur des technologies standards qui sont moins onéreuses et plus performantes. L’objectif de cette thèse est la conception de nouvelles chaînes d’instrumentations intégrées multivoies pour le spatial. Ce travail, co-financé par le CNES et le CNRS, s’est inscrit dans le cadre d’un projet soutenu par le Réseau Thématique de Recherche Avancée Sciences et Technologies pour l’Aéronautique et l’Espace (RTRA STAE) entre 2008 et 2011, intitulé CASA (Chaines AStrophysiques et leur instrumentation Associée). Au cours de cette thèse nous avons conçu 2 ASICs associés à 2 types de détecteurs spatiaux bien distincts. Le premier permet de compter les électrons en sortie d’une microchannel plate (MCP) tandis que le deuxième permet de quantifier le niveau d’énergie perdu par les e- en pénétrant dans un SC. L’étude de ces différents détecteurs doit d’abord être faite afin de les modéliser pour une parfaite adéquation avec leur électronique de détection. Ensuite, une optimisation des chaînes de conversion en vitesse, bruit et consommation est réalisée. Enfin, une méthodologie de savoir faire au niveau du traitement des informations doit être développée pour pérenniser l’expérience emmagasinée durant ces travaux. / The solar system exploration and study of the distant universe are still sources of discovery and mystery to the scientific community and for humanity in general. These observations are currently mainly based on the measurement of ions and particles in-situ forming these environments. The observation instruments incorporate spatial sensors, used to convert particles energy into electrical charges measurable. These are closely related to their electronic analog or Analog-Front-End (AFE) and the combination form chains astrophysical detection called "sensor heads". In recent years, the desire to improve the spatial and spectral resolution detectors requires the design of a multichannel integrated electronics. Thus, a spatial-type electronic Application Specific Integrated Circuit (ASIC) should be developed. This allows one hand to best adapt to each detector to optimize performance, and on the other hand to benefit from multiples advantages inherent in the use of CMOS technology: reducing the size and transit time signals, multi-function integration, cost reduction for mass production and interference effects studied and well known. However, the spatial constraints require a drastic qualification of the circuit. Indeed, the surrounding radiation can damage electronic systems on board the space missions. By reducing the size, it seems more appropriate today to use technologies for the space (or BiCMOS SOI specific) but rather to implement hardening design techniques (RHBD) on standard technologies that are less expensive and more efficient. The objective of this thesis is the design of new integrated multi-channel instrumentation for space. This work, co-funded by CNES and CNRS, has registered as part of a project supported by the Advanced Research Thematic Network Science and Technology for Aeronautics and Space (RTRA STAE) between 2008 and 2011, called CASA (Channels Astrophysics and their associated instrumentation). In this thesis we have designed two ASICs associated with two types of distinct space detectors. The first is used to count the electrons at the output of a MicroChannel Plate (MCP) and the second quantifies the amount of energy lost by e- by entering in a SC. The study of these different sensors must first be made to model them for a perfect match with their detection electronics. Then the chain optimization in conversion speed, noise and consumption is achieved. Finally, a methodology of knowledge in the processing of information must be developed to sustain the experience stored in this work.

L'explosion des besoins et des attentes des équipements de radio communication, à l'exemple de la téléphonie mobile, a entraîné un accroissement exponentiel de la complexité des circuits électriques qui les composent, surtout les fonctions à base de composants passifs (filtre, coupleurs, ...). La technologie planaire reste une technologie attrayante pour la réalisation de filtres, en terme de coût, de volume, ainsi que des possibilités d'intégration. Dans ce contexte, le développement de circuits planaires (lignes de propagation, filtre, ...) performants et peu encombrants est à l'heure actuelle un domaine d'activité d'un intérêt fondamental. Dans un premier temps nous présentons un panorama des différentes solutions technologiques pour la réalisation de circuits hyperfréquences et nous détaillons les techniques proposées pour réduire la taille des composants passifs hyperfréquences constituant les éléments de base des circuits hyperfréquences. Nous proposons ensuite une méthode de synthèse d'une ligne de propagation miniaturisée à l'aide de l'ajout périodique d'une capacité localisée (ligne à onde lente). Des abaques de synthèse été développés et permettent au concepteur de choisir les différents paramètres de ces lignes pour obtenir le meilleur compromis miniaturisation - performances. La troisième partie est consacrée à un nouveau type de ligne de propagation pour lesquelles la charge capacitive est cette fois répartie sur l'ensemble de la longueur de la ligne de propagation. Ceci est rendu possible grâce à la présence de doigts métalliques flottants sous la ligne est ensuite proposé. Cette topologie de ligne intégrée garantit à la fois une miniaturisation et de meilleures performances électriques. Enfin, nous démontrons l'intérêt d'utiliser ces lignes à « ondes lentes » pour réaliser des filtres passe bande miniatures (plus particulièrement de filtres passe bande basés sur des résonateurs DBR) depuis la mise en équation jusqu'à leurs mesures.

L'exploration du système solaire et l'étude de l'univers lointain sont principalement basées sur la mesure d'ions et de particules in-situ. Les détecteurs, utilisés pour convertir l'énergie en charges électriques mesurables, sont étroitement liés à leur électronique analogique Analog-Front-End (AFE) et cette combinaison forme des chaines astrophysiques de détection appelées "sensor heads". La nécessité d'améliorer les résolutions spatiales et spectrales des détecteurs nécessite la conception d'une électronique intégrée multivoies. Par ailleurs, pour s'adapter au mieux à chaque détecteur, une instrumentation spécifique devra être mise en oeuvre. Ainsi, le développement d'une électronique spatiale de type Application Specific Integrated Circuit (ASIC) doit être développée, nécessitant un savoir faire spécifique. La première partie de la thèse est consacrée à décrire les différentes méthodes de mesure des particules en environnement spatial. Le deuxième chapitre présente l'architecture d'un détecteur constitué de MicroChannel Plates (MCP), puis l'architecture d'un détecteur à base de semi-conducteurs pour la spectrométrie d'électrons énergétique. Le premier détecteur est utilisé pour la détection de particules alors que le deuxième permet de mesurer le niveau d'énergie déposé par les électrons dans des semi-conducteurs (Si et CdZnTe). Le simulateur GEANT 4 a permis de déterminer la géométrie optimale du détecteur en quantifiant le nombre de paires électron-positron créées dans les semi-conducteurs en fonction de l'énergie des particules incidentes. Le troisième chapitre présente une méthodologie de conception des chaînes d'instrumentation en technologie CMOS permettant de s'adapter aux différents détecteurs. Une étude succincte des effets de l'environnement spatial sur l'électronique CMOS est également réalisée. La structure analogique permettant de convertir une charge en tension est présentée et des pistes dont proposées afin de l'optimiser en vitesse, en bruit et en consommation. Le quatrième et cinquième chapitres de la thèse traitent du développement de deux ASICs, l'un permettant d'instrumenter un détecteur à MCP, l'autre un détecteur à semi-conducteurs. Enfin, le dernier chapitre présente les validations expérimentales et les performances des chaînes de détection pour la MCP et les semi-conducteurs. Les résultats de ces mesures ont permis de montrer la faisabilité de l'intégration multivoies de deux chaînes d'instrumentation spatiale validant ainsi la méthodologie de conception. Les performances obtenues sont meilleures que celles obtenues en électronique discrète et sont adaptées à l'environnement spatial. Ces nouvelles chaînes multivoies réalisées ouvrent donc de nouvelles perspectives dans les futures missions en astrophysique.

Récemment, des travaux montrant la faisabilité des MEMS à base de la technologie CMOS complétée par un micro-usinage en surface sans masque ont été publiés. A la différence de l'approche plus ancienne où la libération des composants MEMS a été faite par une gravure du silicium, la technologie proposée consiste en la gravure des couches d'oxyde afin de libérer les couches métalliques issues de la technologie CMOS. Ce sujet de thèse propose donc de fabriquer des microsystèmes à vocation acoustique à partir d'une technologie CMOS standard : AMS 0.35 μm. Il sera, pour cela, composé de deux parties. Dans la première partie, il s'agit de développer un procédé technologique (déterminer le type de gravure, les temps de gravure, ainsi que les dimensions extrêmes réalisables pour les structures simples en technologie CMOS). En effet, après avoir étudié les différentes possibilités de la technologie CMOS-MEMS proposées dans la littérature, un procédé CMOSMEMS a été mis au point. Ce procédé consiste à graver une couche sacrificielle d'oxyde afin de libérer des microstructures constituées des couches métalliques issues de la technologie CMOS 0.35 μm d'AMS. Le procédé est premièrement testé sur des échantillons contenant des microstructures telles que des ponts et des poutres. La seconde partie du travail est consacrée à la validation du procédé CMOS-MEMS par un développement de structures MEMS acoustiques représentées par un microphone MEMS capacitif. Dans un premier temps, un microphone MEMS capacitif a été réalisé à partir de la technologie CMOS 0.35 μm d'AMS. Après avoir pris connaissance des différents aspects de la technologie CMOS 0.35 μm d'AMS (matériaux, dimensions, règles de dessin,...), une modélisation de microphone MEMS capacitifs est proposée grâce à la réalisation d'un schéma électrique équivalent basé sur les analogies entre les domaines électrique, mécanique et acoustique. Chaque paramètre de ce circuit est déterminé par l'intermédiaire de relations connues et par des logiciels de simulation utilisant la méthode des éléments finis (ANSYS, CoventorWare). Une fois les performances des microphones estimés à partir de ce circuit équivalent, un layout, représentant les différents microphones conçus, a été créé sous Cadence afin d'être envoyé au fondeur AMS. Dès la réception des échantillons, le procédé CMOSMEMS mise en oeuvre précédemment a été appliqué afin de libérer les structures des différents dispositifs. Ensuite, une série de caractérisations a pu être réalisée sur les premiers échantillons. Ces caractérisations visent à déterminer les performances des différents dispositifs fabriqués, mais aussi à estimer les propriétés mécaniques des différentes couches utilisées pour former la structure des microphones. De cette façon, le circuit équivalent pourra être validé ou être amélioré selon les résultats obtenus.

Cette thèse porte sur l'étude d'antennes intégrées sur silicium aux fréquences millimétriques, dans le but d'aboutir à des modules d'émission-réception totalement intégrés et reportés par des technologies standards dans un objet communicant. Ce travail comprend deux axes majeurs: Le première axe traite de l'étude, la conception et la réalisation d'antennes intégrées dans un boitier standard QFN couplées à un circuit émetteur-récepteur Ultra Large Bande (ULB) à 60 GHz comprenant des antennes intégrées de type dipôle replié fabriquées en technologie CMOS SOI 65-nm sur silicium haute résistivité. Dans un premier temps, nous avons défini le modèle de simulation à partir duquel nous avons étudié les performances des antennes prenant en compte l'influence de l'environnement (boitier, capot, fil d'interconnexions et technologie de fabrication). Dans un second temps, nous avons réalisé une optimisation des performances en adaptation et en rayonnement en ajoutant au sein du boitier un substrat et des éléments rayonnants couplés aux antennes intégrées sur la puce. Ce dispositif permet de réaliser des communications très haut débit (jusqu'à 2.2 Gbps) avec une très faible consommation d'énergie. Nous montrons qu'il est possible d'atteindre une distance de communication de plusieurs mètres grâce à un réseau transmetteur réalisé en technologie imprimée.Le deuxième axe porte sur la conception et la réalisation d'antennes multifaisceaux en bande V pour applications à long portée; il propose d'associer un réseau transmetteur réalisé sur technologie imprimée à un réseau focal constitué d'un petit nombre d'antennes intégrées sur silicium afin d'obtenir un compromis intéressant entre le niveau de gain, le coût et les capacités de dépointage de faisceau. Plusieurs réseaux sont démontrés avec un faisceau en polarisation circulaire, un gain de 18.6 dBi et une capacité de dépointage de ±24°. / This PhD thesis investigates the integration of antennas on silicon substrates at millimetre-wave frequencies in order to obtain fully-integrated and packaged transceiver modules using standard technologies in wireless devices. This work is organized in two main parts:In the first part, we investigated the design and realization of integrated antennas in a standard QFN package coupled to a 60 GHz Ultra-Wide-Band (UWB) transceiver chip with two integrated folded-dipole antennas implemented in a 65-nm CMOS-SOI technology on high-resistivity silicon. We defined a simulation model from which we studied the performance of integrated antennas, taking into account the influence of the environment (package, lid, wirebonding and manufacturing technology). Then, we optimized the antenna performances in impedance matching and radiation gain using radiating elements printed on a substrate and coupled to the on-chip folded dipoles. This antenna led to the demonstration of high-data rate communications (up to 2.2 Gbps) with a very low power consumption. We showed that the communication distance can be extended up to several meters using a transmit array printed on a low-loss substrate.In the second part, we investigated the design and realization of multibeam antennas in V-band for long-range applications; it is based on a transmit-array realized in standard printed technologies associated with a focal source array, which consists of a small number of integrated antennas on silicon in order to achieve a good compromise between the radiation gain, the cost and the beam steering capabilities. Several arrays were demonstrated with a circularly-polarized beam, a gain of 18.6 dBi et a beam-steering capability of ±24°.