Techn. Hochsch., Diss., 2005--Aachen.

Ce travail de thèse traite des différents phénomènes de dégradation que peuvent subir les transistors MOS suivant leurs applications sur les technologies CMOS avec mémoires non-volatiles embarquées. Les transistors MOS pour application aux mémoires non volatiles à stockage de charge qui sont enclins à des mécanismes de dégradation spécifiques liés à l’utilisation de la haute tension, ont été étudiés. De plus, des variations de procédés de fabrication ou d’architectures, peuvent avoir un impact sur les mécanismes de dégradation des transistors MOS. En effet, plusieurs modifications des étapes de fabrication peuvent être apportées dans le but d’améliorer les performances des MOSFETs. Le cas des transistors digitaux pour application faible consommation a été considéré ici avec comme objectif principal d’augmenter la mobilité des porteurs dans le canal des transistors MOS. Aussi, suite à certaines limites de l’architecture conventionnelle des transistors MOS, des études ont été menées sur les transistors analogiques et digitaux présentant de nouvelles architectures ayant pour but la suppression de l’effet « hump » ou la réduction de l’aire totale du transistor en déplaçant le contact de grille au-dessus de la zone active. / This thesis focuses on various degradation phenomena that can impact MOS transistors according to their applications on CMOS technologies with embedded non-volatile memories. The transistors used in order to apply potentials greater than 10V in programming and erasing steps of charge storage non-volatile memories have been studied. These transistors are impacted by specific degradation mechanisms due to the use of high voltage. Moreover, manufacturing processes can be modified in order to improve MOSFETs performances, and thus, these variations may have an impact on the degradation mechanisms of MOS transistors. Therefore, several process steps of digital transistor for low power application were changed in order to increase carrier mobility. Furthermore, due to limitations of MOS transistors conventional architecture, new architectures have been proposed for analog and digital transistors in order to remove the "hump" effect or reduce the total area of transistor by moving the gate contact over active area.

Le travail de recherche présenté dans ce manuscrit contribue à une étude générale de la susceptibilité électromagnétique (EM) d'un transistor MOS (Metal Oxide Semiconductor) dans une gamme de fréquences allant de 10 MHz à 1 GHz. Ce composant est destiné à un usage général pour des applications analogiques et numériques. Le but principal de ce travail est d'apporter une compréhension fine des mécanismes physiques mis en jeu au sein du composant lorsque ce dernier est soumis à une agression EM injectée en mode conduit au niveau de sa grille. Notre étude porte sur l'élaboration d'un modèle physique, essentiellement basé sur les variations de charges au sein du composant électronique. Cette approche permet à la fois de comprendre le fonctionnement nominal du transistor et la modification de son comportement lors d'un dysfonctionnement. En effet, la compréhension des mécanismes physiques mis en jeu est la base de la compréhension de la susceptibilité EM. Pour mettre en œuvre ce type d'approche, nous avons choisi d'étudier un type de susceptibilité correspondant à la modification de son point de fonctionnement sous agression EM. Cette modification du point de fonctionnement peut induire un dysfonctionnement du circuit dans lequel est implanté le transistor. Le phénomène physique à l'origine duquel les signaux parasites EM modifient le point de fonctionnement d'un composant électronique est le phénomène de redressement. Ce phénomène apparaît lorsqu'une distorsion est créée au sein du composant. C'est aussi pourquoi les non-linéarités du dispositif sont directement responsables de son observation. Ainsi, pour comprendre finement et physiquement l'effet induit par une agression EM, il est nécessaire de mettre en place une méthode d'étude. Celle-ci est basée sur une mesure des formes d'onde des courants à tous les accès du transistor. En effet, la visualisation de ces courants renseigne sur l'évolution des charges au sein de la structure. De plus, une telle mesure donne accès à une large palette d'observables (valeurs moyennes des courants, distorsions des courants, valeurs crêtes des courants, etc..). Dans un premier temps, les différentes mesures des formes d'onde des courants ont été réalisées lorsqu'une impulsion de tension était appliquée sur la grille du composant avec des temps de montée variables et choisis par rapport au temps de réponse du transistor. Cela nous a permis d'approfondir la compréhension du fonctionnement transitoire fort signal du MOSFET. Dans un second temps, nous avons mesuré les courants lors de l'application d'un signal EM à la grille du composant. En support à ces mesures nous avons utilisé deux outils de calcul : analytique et numérique. La méthode analytique permet la prédiction et l'identification des grandeurs du composant mises en jeu dans le mécanisme de la modification du comportement du transistor. La méthode numérique par simulation électrique permet, quant à elle, de prédire les effets de l'agression EM. Une étape de caractérisation statique et dynamique du composant a également été nécessaire pour enrichir la compréhension des phénomènes observés et fournir les entrées au modèle. / The research work presented here contributes to an overall study of the electromagnetic (EM) susceptibility of Metal Oxide Semiconductor Field Effect Transistors (MOSFET's), in a frequency range from 10 MHz to 1 GHz. This device is used for general purpose: analog and digital applications. The main aim of this study is to provide a detailed understanding of the physical mechanisms involved in the device when the Radio-Frequency (RF) interference is superimposed on the gate terminal. Our study focuses on the development of a physical model, based essentially on the charge variations within the electronic device. This approach allows to understand its behavior with and without the RF interference. Indeed, the knowledge of the involved physical mechanisms is the basic understanding of EM susceptibility. When RF interference is superimposed on the MOSFET terminals, various susceptibility effects take place depending on RF power level, frequency and the transistor operation region. Due to the nonlinearity of the MOS current-voltage characteristics, RF excitations cause distorted drain current waveform which leads to a bias point shift. This modification of the average drain current is called rectification effect. So we developed a method to clearly understand the effect induced by the EM interference. This method is based on the measurement of the currents waveforms to all of the transistor access. In fact, these currents waveforms measurements give us information on the charge variations within the electronic device. Moreover, such a measurement provides access to a wide range of current information (average values, distortion, peak values, etc.). Initially, the different currents waveforms measurements were made when a voltage ramp was applied to the device gate with variable rise time in respect to the transistor response time. This allowed us to understand the large signal transient response of the MOSFET. Secondly, we measured the currents waveforms when an EM interference was injected to the gate terminal. In support of these measurements we used two computation tools: analytical and numerical. The analytical method allows prediction and identification of the quantities of the device involved in the modification of transistor's behavior. The numerical method allows electrical simulation to predict the effects of EM aggression. A static and dynamic characterization of the component was also necessary to understand the observed phenomenon and provide data to the electrical model.

L'étude de la fiabilité représente un enjeu majeur de la qualification des technologies de l'industrie de la microélectronique. Elle est traditionnellement étudiée en suivant la dégradation des paramètres des transistors au cours du temps, qui sert ensuite à construire des modèles physiques expliquant le vieillissement des transistors. Nous avons fait le choix dans ces travaux d'étudier la fiabilité des transistors à l'échelle microscopique, en nous intéressant aux mécanismes de ruptures de liaisons atomiques à l'origine de la création des défauts de l'oxyde de grille. Nous avons tout d'abord identifié la nature des défauts et modéliser leurs dynamiques de capture de charges afin de pouvoir reproduire leur impact sur des mesures électriques complexes. Cela nous a permis de développer une nouvelle méthodologie de localisation des défauts, le long de l'interface Si-SiO2, ainsi que dans le volume de l'oxyde. La mesure des dynamiques de créations de défauts pour des stress de type porteurs chauds et menant au claquage de l'oxyde de grille nous a permis de développer des modèles de dégradation de l'oxyde, prédisant les profils de défauts créés à l'interface et dans le volume de l'oxyde. Nous avons enfin établi un lien précis entre l'impact de la dégradation d'un transistor sur la perte de fonctionnalité d'un circuit représentatif du fonctionnement d'un produit digital.L'étude et la modélisation de la fiabilité à l'échelle microscopique permet d'avoir des modèles plus physiques, offrant ainsi une plus grande confiance dans les extrapolations de durées de vie des transistors et des produits. / Reliability study is a milestone of microelectronic industry technology qualification. It is usually studied by following the degradation of transistors parameters with time, used to build physical models explaining transistors aging. We decided in this work to study transistors reliability at a microscopic scale, by focusing on atomic-bond-breaking mechanisms, responsible of defects creation into the gate-oxide. First, we identified defects nature and modeled their charge capture dynamics in order to reproduce their impact on complex electrical measurements degradation. This has allowed us developing a new methodology of defects localization, along the Si/SiO2 interface, and in the volume of the gate-oxide. Defects creation dynamics measurement, for Hot Carrier stress and stress conditions leading to the gate-oxide breakdown, has allowed us developing gate-oxide degradation models, predicting generated defect profiles at the interface and into the volume of the gate-oxide. Finally, we established an accurate link between a transistor degradation impact on circuit functionality loss.Reliability study and modeling at a microscopic scale allows having more physical models, granting a better confidence in transistors and products lifetime extrapolation.

Ce travail de thèse s'inscrit dans le contexte de miniaturisation des transistors MOS afin de mener la technologie CMOS à ces dimensions ultimes.<br /> Avec les techniques actuelles de fabrication et pour des longueurs de grille de transistor inférieures à 30nm, les variations moyennes de la longueur de grille, appelées rugosité de bord, entraînent des fluctuations électriques dans le transistor inacceptables pour le bon fonctionnement des futures générations de dispositifs. Il convient donc de contrôler ce paramètre afin de le réduire. Pour réussir ce défi technologique, il est essentiel de le mesurer avec précision afin, par la suite, de comprendre ses origines et son évolution après chaque étape technologique de fabrication. <br /> Dans un premier temps, nous nous sommes intéressés à la mesure la rugosité de bord, à l'aide d'un nouvel équipement de métrologie : le microscope à force atomique en trois dimensions. Nous avons évalué les capacités de cet outil et déterminé un protocole de mesure de la rugosité de bord, qui nous a permis ensuite d'étudier ses origines et d'étudier son évolution lors des différentes étapes technologiques de fabrication d'une grille de transistors MOS. Nous avons remarqué que la formation de la rugosité de bord est un problème complexe qui fait intervenir de nombreux facteurs fortement liés entre eux. Par la suite, nous montrons que le bombardement ionique d'un procédé de gravure plasma est responsable de la diminution de la rugosité de bord de la résine. Nous avons également mis en évidence que la rugosité de bord du masque avant la gravure de la grille est un paramètre clé pour le contrôle de la rugosité de la grille finale.

Le compromis entre la résistance passante spécifique et la tenue en tension a toujours été un point pénalisant les performances statiques des structures MOS de puissance conventionnelles. Depuis 1997, de nouveaux concepts, tels que la Superjonction, la U-diode et la FLI-diode, sont apparus pour dépasser les limites conventionnelles du silicium, qui apparaissaient depuis une vingtaine d'années comme "infranchissables". Deux de ces concepts sont issus de nos travaux de recherche : il s'agit de la U-diode et de la FLI-diode qui font l'objet de ce mémoire. Ces deux diodes ont été étudiées et leur principe de fonctionnement a été appliqué aux composants MOS de puissance latéraux et verticaux. Concernant les composants facilement intégrables, c'est-à-dire essentiellement les composants MOS latéraux, le concept le plus intéressant est celui de la U-diode : dans la gamme des basses tensions de claquage (en dessous de 100 Volts), plusieurs structures, nommées LUDMOS, présentent un excellent compromis entre résistance passante spécifique et tenue en tension proche et même parfois meilleur que la limite du silicium. Concernant les composants MOS verticaux, préférentiellement utilisés en tant que composants discrets, c'est le concept de la FLI-diode qui est apparu le plus "prometteur". En effet, les composants FLIMOS verticaux présentent des tenues en tension supérieures à celle de la jonction plane et des résistances passantes spécifiques fortement améliorées et inférieures à la limite du silicium. La réalisation technologique du premier transistor FLIMOS 80 Volts pour l'électronique automobile du futur (batteries 42 Volts) a permis la validation de ce concept. Grâce à ces nouveaux concepts, de nouvelles limites pour le silicium ont été définies : la limite conventionnelle est désormais dépassée. Les solutions innovantes proposées ont donc montré que le silicium avait encore de l'avenir dans le domaine des composants et de l'intégration de puissance.

Les nouveaux systèmes développés par le secteur automobile font de plus en plus appel à l'électronique et nécessiteront bientôt plus de puissance que ce que peuvent fournir les batteries 12 et 24 Volts actuelles. C'est dans ce cadre que de nouvelles batteries 42 Volts vont être introduites. Dans un premier temps, nous avons montré que les solutions "classiques", permettant de diminuer la résistance à l'état passant des composants unipolaires conventionnels, n'étaient plus satisfaisantes car elles se heurtaient à une limitation fondamentale, dite "limite du silicium". C'est pour cette raison que nos travaux de recherche se sont orientés vers de nouveaux transistors MOS de puissance (FLYMOS") adaptés au 42 Volts. Le travail présenté dans ce mémoire est basé sur le concept des îlots flottants (FLi-Diode) et de son application aux composants MOS (FLYMOS"), afin d'améliorer le compromis "tenue en tension/ résistance à l'état passant". Ce concept consiste en l'introduction d'une région flottante P dans une zone N- afin d'étaler le champ électrique dans le volume : la tenue en tension peut ainsi être augmentée sans pour autant dégrader la résistance à l'état passant. Dans un deuxième temps, les paramètres technologiques ont été optimisés à l'aide de la simulation physique bidimensionnelle pour concevoir un transistor FLYMOS" (cellules de bord et centrale) présentant un compromis optimal entre tenue en tension et résistance à l'état passant. Le concept des îlots flottants a ensuite été validé par la réalisation technologique de FLi-Diodes et de FLYMOS" basse tension (BVdss < 100V). Les meilleurs transistors FLYMOS" ainsi réalisés présentent une tenue en tension supérieure à la tenue en tension de la jonction plane et une résistance à l'état passant fortement améliorée puisqu'elle est proche de la limite conventionnelle du silicium.

Les produits issus des technologies Silicium tendent à exploiter au maximum les performancesdes transistors MOS tout en les soumettant à des profils de mission très agressifs du point de vuede la fiabilité. Les concepteurs sont ainsi à la recherche du meilleur compromis entre performanceet fiabilité.Historiquement, l’étude de la fiabilité du transistor MOS et le développement des modèlessous jacents ont été menés sur la base de contrainte de vieillissement statique. Avec le développementdes produits à hautes performances dans le domaine de la radiofréquence (RF), laquestion de la fiabilité pour ce type d’application se pose. Ainsi, une extension des modèles defiabilité doit être réalisée afin de quantifier le vieillissement des paramètres clés RF soumis àdes contraintes statiques mais également RF. C’est cette extension de la fiabilité des transistorsMOS dans le domaine RF qui constitue le sujet de ce travail de thèse.Dans ce manuscrit, le fonctionnement du transistor MOS est décrit et sa fiabilité est introduite.Les différents mécanismes de dégradation sont étudiés et leurs modèles associés décrits.Sont ensuite présentés un banc de mesure et une méthodologie nécessaire à l’étude du vieillissementdes transistors dans le domaine RF, ainsi qu’à l’extension des modèles de fiabilité audomaine RF. / Products using nowadays silicon technology are generally targeting aggressive specificationsand push the developers to determine the best compromise between performance and reliability.Main front-end degradation mechanisms are historically studied and modeled under static stressconditions and focus on the static MOS transistor parameters.With the development of product targeting high performances in the radio frequency (RF)domain, the reliability is becoming a first order concern. Thus an extension of the actual staticreliability models must be done to quantify the aging of key RF parameters under static andRF stress. In this context, this work focuses on the extension of the MOS transistor reliabilityregarding the study of RF parameters and also the application of RF stress.After describing the MOS transistor properties, the reliability aspect is introduced and theemphasis is put on the different degradation mechanisms and their associated models. Thisallows the development of an experimental setup and the required methodology to investigatethe device aging in the RF domain and to extend actual static models.

Orientador: Prof. Dr. Carlos Eduardo Capovilla / Dissertação (mestrado) - Universidade Federal do ABC, Programa de Pós-Graduação em Engenharia Elétrica, 2015. / Este trabalho tem como escopo o projeto e implementação de indutores ativos integrados em tecnologia CMOS para operação em circuitos integrados de r'adio frequência. Tais sistemas demandam por indutores passivos integrados, sendo que estes geralmente apresentam baixa indutância, baixo fator de qualidade, e tamanhos relativamente grandes. Estes fatores são limitantes no projeto de circuitos integrados. Como alternativa, indutores ativos integrados têm sido propostos, com o uso de circuitos que emulam o efeito do indutor passivo convencional. Estes circuitos apresentam menor dimens¿ao, possibilidade de ajustes no valor da indut¿ancia, da frequ¿encia de opera¸c¿ao, do fator de qualidade, ao custo de consumo de pot¿encia DC e um relativo aumento no ru'ýdo total do sistema. Al'em de um profundo estudo, quatro topologias distintas de indutores ativos integrados foram abordadas e projetadas, em seguida foi projetado um VCO aplicando dois indutores ativos como ressonadores. Uma an'alise a n'ývel de projeto utilizando a t'ecnica de-embedding 'e aplicada no projeto de um indutor ativo. Os modelos dos componentes utilizados s¿ao baseados na biblioteca CMOS em alta frequ¿encia da foundry austr'ýaca AMS. / This study aimed to design and implement integrated active inductors in CMOS technology for operation in integrated radio frequency circuits. These systems demand for integrated passive inductors, and these usually have low inductance, low quality factor, and relatively large sizes. These factors are limiting in integrated circuit design. As an alternative integrated active inductors have been proposed, with the use of circuits that emulate the effect of conventional passive inductor. These circuits have smaller, the possibility for tuning the inductance value, the operation frequency, quality factor, at the cost of DC power consumption and a relative increase in total system noise. In addition to a thorough study, four different topologies ofintegrated active inductors were approached and designed, then was design a VCO applying two active inductors as resonators. An examination at the design level using the de-embedding technique is applied in the design of an active inductor. The models of the components used are based on CMOS library at high frequency of the Austrian foundry AMS.

Orientador: Prof. Dr. Carlos Eduardo Capovilla / Dissertação (mestrado) - Universidade Federal do ABC, Programa de Pós-Graduação em Engenharia Elétrica, 2017.