La miniaturisation des composants électroniques qui permet aujourd'hui une intégration à grande échelle a été possible grâce aux innovations des procédés de fabrication. Ces modifications affectent profondément le comportement électrique des transistors MOS lorsque la longueur de grille devient inférieure à 100nm, altérant notre compréhension physique de ce dispositif. Ce travail de thèse se situe dans le domaine de l'étude des performances des transistors fabriqués dans les filières avancées (technologies sub-45nm) et l'analyse de leur réponse électrique. Il propose d'améliorer les méthodologies existantes et apporte de nouvelles techniques d'extraction qui permettent une analyse des paramètres électriques valide dans un environnement industriel, sur des transistors courts. L'utilisation des ces nouvelles techniques permet une compréhension physique plus juste, utile pour prédire les performances des technologies futures.

Dans le cadre de la réduction des dimensions des technologies CMOS, le module de jonction apparaît comme un point bloquant pour l'amélioration des performances. En particulier, la hauteur de barrière entre le siliciure et le silicium limite le courant passant du transistor. Cette thèse adresse spécifiquement la problématique du contrôle de la hauteur de barrière suivant deux directions. D'une part, nous étudions l'intérêt d'une modification du métal formant le siliciure. D'autre part, nous évaluons le potentiel des techniques de ségrégation de dopants pour la modulation de la hauteur de barrière. Dans un premier temps, nous démontrons les difficultés liées à l'intégration des siliciures de type n (ErSi). Par ailleurs, nous mettons en évidence le fort potentiel du siliciure de platine (PtSi). En effet, ce matériau présente une stabilité thermique supérieure au siliciure de référence (NiSi) et montre une faible barrière à l'injection de trous. De plus, nous montrons que les techniques de ségrégation de dopants permettent d'obtenir de faibles hauteurs de barrières pour l'injection des électrons. Le PtSi apparaît donc comme un candidat à fort potentiel pour les futures technologies CMOS. Après avoir montré les inconvénients majeurs posés par l'intégration auto-alignée du PtSi grâce au procédé standard par eau régale, nous proposons une nouvelle méthode de retrait sélectif basée sur la transformation du métal non réagi en un germaniure facilement retiré par des chimies conventionnelles. En conclusion, nous intégrons le PtSi dans un procédé de fabrication industriel afin de démontrer des performances électriques à l'état de l'art des technologies CMOS les plus avancées.

ANALYSE DES MECANISMES QUI REGISSENT LE FONCTIONNEMENT, STATISTIQUE ET DYNAMIQUE DU TRANSISTOR MOS A CANAL VERTICAL, QUI APPARTIENT A LA FAMILLE DES TRANSISTORS MOS DE PUISSANCE. ON DECRIT LES PRINCIPALES STRUCTURES MOS DE PUISSANCE REALISEES DANS LE MONDE, LEURS PARTICULARITES ET LEURS CARACTERISTIQUES ELECTRIQUES. EQUATIONS DE FONCTIONNEMENT DE CE TYPE DE TRANSISTOR EN REGIME STATIQUE, ET PROPOSITION D'UN MODELE DYNAMIQUE, BASE SUR LA THEORIE DES CHARGES SUR LES ELECTRODES. ETUDE THEORIQUE ET EXPERIMENTALE DES PPTES FREQUENTIELLES DU TRANSISTOR VMOS. CARACTERISATION D'UN AMPLIFICATEUR LARGE BANDE UTILISANT CE COMPOSANT

Dans un contexte énergétique mondial difficile, l'amélioration de la gestion de l'énergie électrique revêt une importance majeure. Le transfert de cette énergie électrique est assuré par l'intermédiaire de systèmes de puissances intégrant majoritairement des composants semi-conducteurs de puissance. La démarche d'optimisation entreprise depuis plusieurs années s'est concentrée sur la réduction des pertes en conduction. Dans ce cadre, les performances des transistors MOSFET sont exprimées par le compromis " tenue en tension (BVdss) / résistance à l'état passant (RON.S) ". Pour améliorer ce compromis, des concepts innovants telles que les Superjonctions ou les îlots flottants ont été développées sur silicium, permettant notamment de réduire drastiquement la résistance à l'état passant. Les travaux de recherche présentés dans cette thèse portent sur la réalisation d'un transistor FLYMOS intégrant jusqu'à deux niveaux d'îlots flottants de type P dans la région épitaxiée N-. Pour la première fois, la forme et les dimensions des îlots flottants ont été déterminées à l'aide d'une caractérisation physique originale. De plus, les limites du FLYMOS ont pu être définies à l'aide de caractérisations électriques dynamiques. Grâce à ces premières études, la compréhension phénoménologique de fonctionnement de ce type de composant a permis le développement d'un processus d'optimisation. Ainsi, des transistors FLYMOS d'une tenue en tension de 230 V ont été réalisés avec succès et leur résistance spécifique à l'état passant de 4,5 m?.cm2 se révèle inférieure à la limite conventionnelle du silicium. Au final, la caractérisation électrique complète de ces composants a permis de montrer qu'ils étaient une bonne alternative aux composants 200 V à Superjonction.

Une forte exigence de robustesse s'est imposée dans tous les domaines d'application des composants de puissance. Dans ce cadre très contraint, seule une analyse fine des phénomènes liés directement ou indirectement aux défaillances peut garantir une maîtrise de la fiabilité des fonctions assurées par les nouveaux composants de puissance. Cependant, ces phénomènes impliquent des couplages entre des effets électriques, thermiques et mécaniques, rendant leur étude très complexe. Le recours à la modélisation multi-physique bien adaptée s'avère alors déterminant. Dans ce mémoire de thèse, nous proposons une méthodologie de modélisation électrique prenant en compte les effets de la température sur les phénomènes localisés qui initient une défaillance souvent fatale. En prévision de la simulation électrothermique couplée impliquant des transistors MOS de puissance, un modèle électrique thermosensible de ce composant et de sa diode structurelle a été développé. Corrélativement un ensemble de bancs expérimentaux a été mis en oeuvre pour l'extraction des paramètres et pour la validation du modèle. Une attention particulière a été accordée à l'étude des phénomènes parasites qui pourraient survenir de manière très localisée suite à une répartition inhomogène de la température et à l'apparition de points chauds. Ainsi les fonctionnements limites en avalanche, avec le déclenchement du transistor bipolaire parasite et de son retournement ont été modélisés. Des bancs spécifiques pour la validation du modèle pour les régimes extrêmes ont été utilisés en prenant des précautions liées à la haute température. Enfin, Le modèle électrique thermosensible complet développé a été utilisé par la société EPSILON Ingénierie pour faire des simulations électrothermiques du MOS de puissance en mode d'avalanche en adaptant le logiciel Epsilon-R3D.

La réduction des dimensions des transistors à effet de champ MOS a depuis quelques années ralenti à cause de l'émergence de facteurs parasites tels que la résistance d'accès. En effet, la miniaturisation du canal s'est accompagnée par une diminution de sa résistance tandis que celle des zones d'accès à la frontière avec le canal est restée constante ou a augmenté. L'objectif de cette thèse a été de mettre en place une méthodologie de caractérisation électrique prenant en compte cette composante parasite longtemps considérée négligeable dans le milieu industriel.Dans un premier chapitre, le fonctionnement de la technologie CMOS et la spécificité de son adaptation FD-SOI sont d'abord présentées. La deuxième moitié du chapitre est quant à elle consacrée à l'état de l'art de la caractérisation électrique et de leur position vis-à-vis de la résistance d'accès.Le second chapitre présente une nouvelle méthode d'extraction des composantes parasites résistives et capacitives à l'aide de transistors de longueurs proches. Les résultats obtenus sont ensuite comparés aux modèles existants. De ces derniers, un nouveau modèle plus physiquement pertinent est proposé en fin de chapitre.Le troisième chapitre expose une nouvelle méthode de caractérisation électrique basée sur la fonction Y qui permet une analyse du comportement d'un transistor sur l'ensemble de son régime de fonctionnement. Cette nouvelle méthode est ensuite combinée à celle développée dans le chapitre 2 pour assembler un protocole expérimentale permettant de corriger et d'analyser l'impact des résistances d'accès sur les courbes de courant et les paramètres électriques.Finalement, le dernier chapitre applique la méthodologie vue dans la chapitre précédent à l'étude du désappariement stochastique des transistors. Les résultats obtenus sont ensuite comparés aux méthodes en vigueur dans les domaines industriel et académique qui présentent chacune leurs avantages et leurs inconvénients. La nouvelle méthode ainsi proposée tente de garder le meilleur de chacune de ces dernières. / The reduction of the dimensions of field effect MOS transistors has slowed down during the last years due to the increasing importance of parasitic factors such as access resistance. As a matter of fact, channel miniaturisation was accompanied by a reduction of its intrinsic resistance while that of the access region at the frontier with the channnel stayed constant or increased. The goal of this thesis was to set a new electrical characterization method to take into account this parasitic component long considered negligible in by industrials.In the first chapter, CMOS technologies working and its FD-SOI adaptation specificities are presented. The second half of the chapter deals with the state of the art of electrical characterization and their hypothesis about access resistance.The second chapter present a new resistive and capacitive parasitic components extraction method using transistors of close channel length. The results are then compared to existing models from which, a new one more physically accurate is proposed.The third chapter expose a new electrical characterization method based on Y function allowing the analyze of transistor behavior on the whole working regime. This new method is then combined with the one developped in the previous chapter to build a new experimental protocol to correct and analyze the impact of access resistances on current curves and parameters.Finally, the last chapter apply this new methodology to the case of stochastic mismatch between transistors. The results are then compared to the methods used by industrials and academics, each of them having their own pros and cons. The new method proposed tries to keep the best of both previous one.

La miniaturisation des transistors Métal-Oxyde-Semi-conducteur à effet de champ (MOSFET) ne suffit plus à satisfaire les spécifications de performances de l'International Technology Roadmap for Semiconductors (ITRS). Une solution consiste à améliorer le transport électronique dans le canal de conduction des MOSFETs : l'utilisation de l'effet piézorésistif du silicium est une option intéressante pour y parvenir.<br />Cette étude présente l'état de l'art des architectures innovantes permettant d'introduire des contraintes mécaniques dans les MOSFETs après avoir posé la problématique de la microélectronique actuelle. La physique du silicium contraint est aussi exposée. L'accent est plus particulièrement mis sur l'effet d'une contrainte mécanique sur la mobilité des porteurs, paramètre de transport fondamental de la couche d'inversion d'un MOSFET. La piézorésistivité bidimensionnelle est alors étudiée expérimentalement sur différentes architectures. La réduction de la masse effective de conduction des électrons sous contrainte uniaxiale en tension a pu être mis en évidence. Après avoir présenté les principales techniques de caractérisation électrique permettant d'extraire les paramètres de transport d'un transistor MOS, en particulier la technique avantageuse de l'extraction de la mobilité par magnétorésistance, l'origine physique du gain en mobilité est étudiée en détail sur des architectures innovantes de silicium contraint directement sur isolant (sSOI). Les dégradations de la mobilité et du gain induit par la contrainte mécanique avec la réduction des dimensions sont analysées. Les mécanismes responsables de la limitation de la mobilité dans les transistors ultracourts sont identifiés. Enfin des résultats de performances d'architectures avancées à canaux contraints par le substrat ou par le procédé de fabrication sont montrés afin d'illustrer l'intérêt du silicium contraint à des échelles déca-nanométriques. Les effets de superposition des techniques de mises sous contrainte du canal sont également abordés.

DESCRIPTION DES PHENOMENES CITES DANS LES TYPES DE TRANSISTORS SUIVANTS: TRANSISTOR VMOS, TRANSISTOR UMOS, TRANSISTOR HEXFET

Au cours des dernières décennies, les circuits intégrés de puissance ont connu une croissance très importante. Aujourd'hui la régulation et distribution d'énergie électrique jouent un rôle crucial. La réduction constante des dimensions ainsi que le besoin en densité de puissance de plus en plus élevée ont mis en évidence la nécessité de structures toujours plus performantes. La technologie "smart power" a été développée pour satisfaire ces demandes. Cette technologie utilise les dispositifs DMOS, offrant de nouvelles solutions grâce à ses caractéristiques uniques forte tension et fort courant. Le fonctionnement de ces dispositifs est accompagné par l'apparition de nombreux phénomènes. Une bonne modélisation permet de rendre compte de ces phénomènes et prédire le comportement physique du transistor avant sa production. L'objectif de cette thèse était donc d'améliorer la modélisation et de mettre en place une méthode d'extraction de certains paramètres physiques liés au fonctionnement du MOS HV (High Voltage). Cette thèse a été principalement dédiée à la modélisation du phénomène de l'auto-échauffement et à la définition d'une méthode d'extraction des parasites RF dans les transistors MOS et, enfin, à la comparaison du macro-modèle utilisé par STMicroelectronics avec le modèle compact HiSIM_HV dédié au MOS HV. Pour cela, il était essentiel de mettre en place des nouvelles procédures de modélisation et d'extraction et de dessiner des structures de test spécifiques. Les résultats présentés dans cette thèse ont été validés par différentes comparaisons avec les mesures en technologies sur SOI et sur substrat massif.

Les réseaux de capteurs sans fil nécessitent des fonctions de calcul et de transmissionradio associées à chaque capteur. Les SoCs RF intégrant ces fonctions doivent avoir uneautonomie la plus grande possible et donc une très faible consommation. Aujourd'hui, leursperformances énergétiques pourraient être fortement améliorées par des systèmes d'alimentationinnovants. En effet, les circuits d'alimentation remplissent leur fonction classique de conversiond'énergie mais aussi des fonctions d'isolation des blocs RF et digitaux. Leurs performancess'évaluent donc en termes d'efficacité énergétique et de réponse transitoire mais aussi d'isolationentre blocs et de réjection de bruit.Ce travail de thèse concerne l'intégration du système de gestion et de distribution del'énergie aux différents blocs RF d'un émetteur/récepteur en élaborant une méthodologie " topdown" pour déterminer la sensibilité de chaque bloc à son alimentation et en construisant unearchitecture innovante et dynamique de gestion/distribution de l'énergie sur le SoC. Cetteméthodologie repose sur la disponibilité de régulateurs de tension présentant des performancesadaptées. Un deuxième volet du travail de thèse a donc été de réaliser un régulateur linéaire detype LDO à forte réjection sur une bande passante relativement large et bien adapté àl'alimentation de blocs RF très sensibles aux bruits de l'alimentation.