.Aujourd’hui, la course à la miniaturisation a engendré de nouveaux défis dans l’industrie microélectronique. En plus de la forte concurrence que subissent les fabricants de composants, de nouvelles contraintes liées à la fiabilité des dispositifs se sont imposées. En effet, le passage d’une technologie « tout silicium » relativement simple à une technologie high-k/grille métal plus complexe, a entrainé une forte réduction des marges de fiabilité des oxydes de grille. A ce titre, Il est devenu nécessaire d’investiguer de nouvelles approches pouvant offrir davantage de gain en durée de vie pour les transistors MOS. C’est dans ce contexte que s’inscrit ce travail de thèse. Dans un premier temps, une présentation des différentes méthodes de caractérisations adaptées à l’étude du vieillissement des dispositifs high-k à grille métallique est faite. Dans ce cadre, des techniques de mesures rapides (type FAST BTI) sont mises en place et adaptée à l’étude du claquage d’oxyde. Ensuite, afin de démontrer que les durées de vie estimées aujourd’hui sont pessimistes, une étude de fiabilité portant sur la compréhension et la modélisation du mécanisme de TDDB (Time Dependent Dielectric Breakdown) sur les technologies avancées à base d’oxyde IL/high-k est présentée. Enfin, le manuscrit se focalise sur un certain nombre d’axes de travail qui pourraient permettre de dégager une marge significative sur la durée de vie TDDB. / .Today, in the race for miniaturization, the microelectronics industry faces new challenges. In addition to the strong competition of other component manufacturers, new constraints related to the reliability of devices have emerged. Indeed, the transition from the "all silicon" technology relatively simple to the high-k/metal gate technology has generated a reduction in reliability margins of gate oxides. As such, it becomes necessary to investigate new approaches that can provide more gain in lifetime for the MOS transistors. In this respect, this work gives firstly an overview of different methods of characterization used for the study of aging high-k metal gate devices. In this context, the need to develop and implement new fast techniques essential to the study of the oxide breakdown is exposed. Afterwards, in order to show that the estimated lifetimes today are pessimistic, we presented a reliability study based on understanding and modeling the mechanism of TDDB (Time Dependent Dielectric Breakdown) on advanced high-k/metal gate stacks based technology. Finally, the manuscript focuses on a number of investigation areas that could provide a significant margin for the TDDB lifetime.

Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

O presente trabalho descreve o projeto de modelos neurais pulsados em tecnologia CMOS. Foram projetados dois modelos: um neurônio baseado em condutâncias e um neurônio do tipo integra e dispara. O primeiro gera impulsos elétricos similares aos potenciais de ação gerados pelo neurônio biológico. Mediante simulação, foram observadas as seguintes características: disparo do impulso quando se atinge a tensão de limiar, hiperpolarização após o potencial de ação, retorno passivo à tensão de repouso, presença de período refratário e relação sigmoide entre a frequência de disparo e a intensidade do estímulo. Da mesma maneira, foi reproduzida a curva mínima duração x amplitude de estímulo típico dos neurônios biológicos. O segundo realiza a codificação de uma grandeza analógica na fase relativa dos impulsos elétricos gerados. Os impulsos gerados pelo circuito estão afastados em relação a um sinal periódico, em um intervalo que apresenta uma dependência logarítmica de uma corrente de entrada. John Hopfield propus esse tipo de codificação para explicar o reconhecimento de padrões com independência de escala, realizado pelo cérebro humano. No decorrer da pesquisa, foi necessário desenvolver algumas expressões analíticas para o projeto de circuitos de baixa frequência em CMOS, não encontradas na literatura estudada. As expressões estão baseadas na equação da corrente do transistor MOS proposta no modelo conhecido como Advanced Compact Mosfet (ACM). O projeto, implementação e testes de um transcondutor linearizado, e os resultados das simulações dos modelos neurais projetados, demonstram a validade das expressões desenvolvidas. / This work describes the design of pulsed neural models in CMOS technology. Two models were designed: a conductance based neuron and an integrate and fire neuron. The first generates electrical impulses similar to action potentials generated by the biological neuron. Through simulation, the following characteristics were observed: pulse trigger after reaching threshold voltage, hyperpolarization after the action potential, passive return to resting potential, presence of refractory period and sigmoid relationship between the firing rate and the stimulus intensity. Likewise, the curve minimal duration vs stimulus amplitude typical of biological neurons was reproduced. The second one performs the encoding of an analog input in the relative phase of electrical impulses. The impulses generated by the circuit are delayed with respect to a reference periodic signal, in a range that has a logarithmic dependence on an input current. John Hopfield proposed this type of encoding to explain the scale independent pattern recognition performed by the human brain. During the research, it was necessary to develop some analytical expressions for the design of low-frequency circuits in CMOS, not found in the literature studied. The expressions are based on the Advanced Compact MOSFET (ACM) model. The design, implementations and testing of a linearized transconductor, and the simulations results of the neural models designed, demonstrate the validity of the expressions developed.

Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

O presente trabalho descreve o projeto de modelos neurais pulsados em tecnologia CMOS. Foram projetados dois modelos: um neurônio baseado em condutâncias e um neurônio do tipo integra e dispara. O primeiro gera impulsos elétricos similares aos potenciais de ação gerados pelo neurônio biológico. Mediante simulação, foram observadas as seguintes características: disparo do impulso quando se atinge a tensão de limiar, hiperpolarização após o potencial de ação, retorno passivo à tensão de repouso, presença de período refratário e relação sigmoide entre a frequência de disparo e a intensidade do estímulo. Da mesma maneira, foi reproduzida a curva mínima duração x amplitude de estímulo típico dos neurônios biológicos. O segundo realiza a codificação de uma grandeza analógica na fase relativa dos impulsos elétricos gerados. Os impulsos gerados pelo circuito estão afastados em relação a um sinal periódico, em um intervalo que apresenta uma dependência logarítmica de uma corrente de entrada. John Hopfield propus esse tipo de codificação para explicar o reconhecimento de padrões com independência de escala, realizado pelo cérebro humano. No decorrer da pesquisa, foi necessário desenvolver algumas expressões analíticas para o projeto de circuitos de baixa frequência em CMOS, não encontradas na literatura estudada. As expressões estão baseadas na equação da corrente do transistor MOS proposta no modelo conhecido como Advanced Compact Mosfet (ACM). O projeto, implementação e testes de um transcondutor linearizado, e os resultados das simulações dos modelos neurais projetados, demonstram a validade das expressões desenvolvidas. / This work describes the design of pulsed neural models in CMOS technology. Two models were designed: a conductance based neuron and an integrate and fire neuron. The first generates electrical impulses similar to action potentials generated by the biological neuron. Through simulation, the following characteristics were observed: pulse trigger after reaching threshold voltage, hyperpolarization after the action potential, passive return to resting potential, presence of refractory period and sigmoid relationship between the firing rate and the stimulus intensity. Likewise, the curve minimal duration vs stimulus amplitude typical of biological neurons was reproduced. The second one performs the encoding of an analog input in the relative phase of electrical impulses. The impulses generated by the circuit are delayed with respect to a reference periodic signal, in a range that has a logarithmic dependence on an input current. John Hopfield proposed this type of encoding to explain the scale independent pattern recognition performed by the human brain. During the research, it was necessary to develop some analytical expressions for the design of low-frequency circuits in CMOS, not found in the literature studied. The expressions are based on the Advanced Compact MOSFET (ACM) model. The design, implementations and testing of a linearized transconductor, and the simulations results of the neural models designed, demonstrate the validity of the expressions developed.

Les innovations actuelles en électronique allient à la fois des critères de coût, de performance et de taille. Or à l'ère du tout numérique, les technologies CMOS sont confrontées à la stagnation de leurs performances électriques. Parallèlement, les systèmes hétérogènes multifonctions s'orientent vers une complexification extrême de leurs architectures, augmentant leur coût de conception. Les problématiques de performance électrique et d'hétérogénéité convergent vers un objectif commun. Une solution industriellement viable pour atteindre cet objectif d'architecture ultime est l'intégration tridimensionnelle de circuits intégrés. En empilant verticalement des circuits classiques aux fonctionnalités diverses, cette architecture ouvre la voie à des systèmes multifonctions miniaturisés dont les performances électriques sont meilleures que l'existant. Néanmoins, les technologies CMOS ne sont pas conçues pour être intégrées dans une architecture 3D. Cette thèse de doctorat s'intéresse à évaluer toute forme d'impact engendré par les technologies d'intégration 3D sur les performances électriques des composants CMOS. Ces impacts sont classifiés en deux familles d'origine thermomécanique et électrique. Une étude exploratoire réalisée par modélisation TCAD a permis de montrer l'existence d'un couplage électrique par le substrat provoqué par les structures d'intégration 3D dont l'influence s'avère non négligeable pour les technologies CMOS. La seconde partie de l'étude porte sur la mise en œuvre et le test de circuits conçus pour quantifier ces phénomènes d'interaction thermomécanique et électrique, et leur impact sur les performances de transistors et d'oscillateurs en anneau.

La réduction des dimensions des transistors MOS, brique de base des circuits intégrés, ne permet plus d'augmenter efficacement leurs performances. Une des solutions envisagées actuellement consiste à remplacer le silicium par d'autres semi-conducteurs à haute mobilité (Ge, III-V) comme matériau de canal.<br />A partir de modèles analytiques originaux, calibrés sur des simulations avancées (quantique, Monte Carlo), cette thèse démontre que, à des dimensions nanométriques, les performances attendues de ces nouvelles technologies sont en fait inférieures à celles des composants silicium conventionnels. En effet, les phénomènes quantiques (confinement, fuites tunnel) pénaliseraient davantage les dispositifs à matériaux de canal alternatifs.

Nos travaux concernent la modélisation des structures MOS affectées par des défauts qui détériorent leurs propriétés électriques et par conséquent celles des dispositifs mémoires. Nous avons attaché une grande importance à la compréhension des phénomènes liés à la miniaturisation de la capacité et du transistor MOS qui sont les composants électroniques élémentaires des mémoires. Nos modèles basés sur de nombreuses études réalisées sur ces sujets, représentent de nouveaux outils d'analyses pour créer les modèles de base décrivant le fonctionnement plus complexe des dispositifs mémoires. Après un rappel des notations et des équations de base utilisées pour les capacités MOS et les transistors MOS, nous retraçons l'évolution des dispositifs mémoires jusqu'aux mémoires à nanocristaux. Dans une deuxième partie de notre travail, nous décrivons les différentes modélisations de la capacité MOS développées en fonction de l'effet parasite considéré : la poly-désertion de la grille, la non uniformité du dopage du substrat, de l‘épaisseur d'oxyde et des charges fixes présentes dans la couche d'isolant. Nous avons ainsi pu proposer une méthode de détermination de la répartition de la charge générée dans l'oxyde par des stress électriques ainsi qu'une analyse de l'origine de ces charges. La troisième partie est consacrée aux modélisations du transistor MOS basées sur une approche segmentée. Celle-ci a été appliquée à l'étude des résistances séries et aux modélisations des dopages (grille et substrat), puis étendue à la modélisation des transistors à isolants ultra-minces. Nous présentons notamment les modifications de la caractéristique IDS(VGS,VDS) du transistor MOS induites par les non uniformités énumérées ci-dessus. Enfin, nous appliquons nos modèles aux mémoires à nanocristaux de silicium. Nous proposons une modélisation de la charge localisée dans les nodules proches du drain, ce qui nous a permis de développer un modèle simulant l'opération d'écriture de ces mémoires. Les caractérisations électriques de ces structures à piégeages discrets sont également analysées à l'aide de nos modèles.

Cette thèse présente une étude du transport électronique à basse température dans des transistors à effet de champ nanométriques en silicium sur isolant. Leur comportement électrique dépend notamment de la constitution des jonctions entre les réservoirs et le canal, qui est déterminée lors de la fabrication par l'utilisation d'espaceurs de part et d'autre de la grille. Cette différence de comportement est exacerbée à basse température. Dans des transistors très courts, de longueur de grille typique égale à 30 nm, compte tenu de la diffusion des dopants lors du recuit d'activation, il est possible d'obtenir sous la grille un unique donneur bien couplé aux deux réservoirs. Sa présence est révélée par de l'effet tunnel résonant à travers les niveaux d'énergie associés à ses orbitales, observé à basse température à des tensions de grille inférieures au seuil du transistor. L'estimation de l'énergie d'ionisation de ce donneur donne une valeur supérieure à la valeur attendue pour un donneur dans du silicium massif, ce qui est attribué à l'effet du confinement diélectrique du donneur. À l'inverse, il est possible de définir des résistances d'accès au canal suffisantes pour y confiner les électrons. Un transistor se comporte alors comme un transistor mono-électronique à basse température, dont l'îlot est situé sous la grille. Ce moyen de créer un transistor mono-électronique est étendu à des systèmes d'îlots couplés, en déposant plusieurs grilles entre la source et le drain. Plusieurs comportements sont obtenus selon l'écart entre les grilles et la longueur des espaceurs. Ces systèmes sont utilisés pour réaliser le transfert d'un électron unique.

Afin de satisfaire aux exigences de plus en plus contraignantes imposées par la Roadmap ITRS, l'industrie microélectronique doit aujourd'hui envisager un certain nombre de révolutions dans ses procédés de fabrication des composants. En effet, la seule miniaturisation des dimensions du transistor à effet de champ Métal-Oxyde-Semiconducteur (MOSFET) ne suffit plus à améliorer les performances des dispositifs électroniques et de nouvelles approches doivent être imaginées. Parmi les solutions envisagées, l'une des plus prometteuses consiste à remplacer l'isolant de grille «historique» en oxyde de silicium (SiO2) et la grille en polysilicium par un couple constitué d'une grille métallique et d'un matériau isolant possédant une plus forte permittivité diélectrique. Ce travail présente ainsi les effets du couple grille TiN/dioxyde d'hafnium HfO2 sur les performances électriques d'un MOSFET en étudiant un paramètre caractéristique du transport électrique dans le canal de conduction, à savoir la mobilité des porteurs libres en régime d'inversion. Pour ce faire, une étude théorique des différentes interactions limitant la mobilité des porteurs dans ces nouvelles architectures a d'une part été réalisée. D'autre part, des techniques expérimentales innovantes d'extraction de la mobilité ont été développées (magnétorésistance, split C-V pulsé) pour caractériser finement nos dispositifs. La conjonction de ces deux approches a ainsi permis de déterminer avec précision les interactions prédominantes dans la réduction de mobilité des porteurs liées à l'utilisation d'une grille métallique TiN et d'un oxyde de grille de forte permittivité HfO2.