Le secteur Semi-conducteurs avec l'avènement de fabrication submicroniques coule dessous de 45 nm ont commencé à relever de nouveaux défis pour continuer à évoluer en fonction de la loi de Moore. En ce qui concerne l'adoption généralisée de systèmes embarqués une contrainte majeure est devenu la consommation d'énergie de l'IC. En outre, les technologies de mémoire comme le standard actuel de la technologie de mémoire intégré pour la hiérarchie de la mémoire, la mémoire SRAM, ou le flash pour le stockage non-volatile ont des contraintes complexes extrêmes pour être en mesure de produire des matrices de mémoire aux nœuds technologiques 45 nm ci-dessous. Un important est jusqu'à présent mémoire non volatile n'a pas été adopté dans la hiérarchie mémoire, en raison de sa densité et comme le flash sur la nécessité d'un fonctionnement multi-tension.Ces thèses ont fait, par le travail dans l'objectif de ces contraintes et de fournir quelques réponses. Dans la thèse sera présenté méthodes et les résultats extraits de ces méthodes pour corroborer notre objectif de définir une feuille de route à adopter une nouvelle technologie de mémoire non volatile, de faible puissance, à faible fuite, SEU / MEU-résistant, évolutive et avec similaire le rendement en courant de la SRAM, physiquement équivalente à SRAM, ou encore mieux, avec une densité de surface de 4 à 8 fois la surface d'une cellule SRAM, sans qu'il soit nécessaire de domaine multi-tension comme FLASH. Cette mémoire est la MRAM (mémoire magnétique), selon l'ITRS avec un candidat pour remplacer SRAM dans un proche avenir. MRAM au lieu de stocker une charge, ils stockent l'orientation magnétique fournie par l'orientation de rotation-couple de l'alliage sans la couche dans la MTJ (Magnetic Tunnel Junction). Spin est un état quantical de la matière, que dans certains matériaux métalliques peuvent avoir une orientation ou son couple tension à appliquer un courant polarisé dans le sens de l'orientation du champ souhaitée.Une fois que l'orientation du champ magnétique est réglée, en utilisant un amplificateur de lecture, et un flux de courant à travers la MTJ, l'élément de cellule de mémoire de MRAM, il est possible de mesurer l'orientation compte tenu de la variation de résistance, plus la résistance plus faible au passage de courant, le sens permettra d'identifier un zéro logique, diminuer la résistance de la SA détecte une seule logique. Donc, l'information n'est pas une charge stockée, il s'agit plutôt d'une orientation du champ magnétique, raison pour laquelle il n'est pas affecté par SEU ou MEU due à des particules de haute énergie. En outre, il n'est pas dû à des variations de tensions de modifier le contenu de la cellule de mémoire, le piégeage charges dans une grille flottante.En ce qui concerne la MRAM, cette thèse a par adresse objective sur les aspects suivants: MRAM appliqué à la hiérarchie de la mémoire:- En décrivant l'état actuel de la technique dans la conception et l'utilisation MRAM dans la hiérarchie de mémoire;- En donnant un aperçu d'un mécanisme pour atténuer la latence d'écriture dans MRAM au niveau du cache (Principe de banque de mémoire composite);- En analysant les caractéristiques de puissance d'un système basé sur la MRAM sur Cache L1 et L2, en utilisant un débit d'évaluation dédié- En proposant une méthodologie pour déduire une consommation d'énergie du système et des performances.- Et pour la dernière base dans les banques de mémoire analysant une banque mémoire Composite, une description simple sur la façon de générer une banque de mémoire, avec quelques compromis au pouvoir, mais la latence équivalente à la SRAM, qui maintient des performances similaires. / The Semiconductors Industry with the advent of submicronic manufacturing flows below 45 nm began to face new challenges to keep evolving according with the Moore's Law. Regarding the widespread adoption of embedded systems one major constraint became power consumption of IC. Also, memory technologies like the current standard of integrated memory technology for memory hierarchy, the SRAM, or the FLASH for non-volatile storage have extreme intricate constraints to be able to yield memory arrays at technological nodes below 45nm. One important is up until now Non-Volatile Memory weren't adopted into the memory hierarchy, due to its density and like flash the necessity of multi-voltage operation. These theses has by objective work into these constraints and provide some answers. Into the thesis will be presented methods and results extracted from this methods to corroborate our goal of delineate a roadmap to adopt a new memory technology, non-volatile, low-power, low-leakage, SEU/MEU-resistant, scalable and with similar performance as the current SRAM, physically equivalent to SRAM, or even better with a area density between 4 to 8 times the area of a SRAM cell, without the necessity of multi-voltage domain like FLASH. This memory is the MRAM (Magnetic Memory), according with the ITRS one candidate to replace SRAM in the near future. MRAM instead of storing charge, they store the magnetic orientation provided by the spin-torque orientation of the free-layer alloy in the MTJ (Magnetic Tunnel Junction). Spin is a quantical state of matter, that in some metallic materials can have it orientation or its torque switched applying a polarized current in the sense of the field orientation desired. Once the magnetic field orientation is set, using a sense amplifier, and a current flow through the MTJ, the memory cell element of MRAM, it is possible to measure the orientation given the resistance variation, higher the resistance lower the passing current, the sense will identify a logic zero, lower the resistance the SA will sense a one logic. So the information is not a charge stored, instead it is a magnetic field orientation, reason why it is not affected by SEU or MEU caused due to high energy particles. Also it is not due to voltages variations to change the memory cell content, trapping charges in a floating gate. Regarding the MRAM, this thesis has by objective address the following aspects: MRAM applied to memory Hierarchy: - By describing the current state of the art in MRAM design and use into memory hierarchy; - by providing an overview of a mechanism to mitigate the latency of writing into MRAM at the cache level (Principle to composite memory bank); - By analyzing power characteristics of a system based on MRAM on CACHE L1 and L2, using a dedicated evaluation flow- by proposing a methodology to infer a system power consumption, and performances.- and for last based into the memory banks analysing a Composite Memory Bank, a simple description on how to generate a memory bank, with some compromise in power, but equivalent latency to the SRAM, that keeps similar performance.

Der Asynchronous Transfer Mode (ATM) stellt die zukünftige und einheitliche Basistechnologie für das Breitband-ISDN dar. Da nahezu alle wesentlichen Protokollfunktionen in Hardware realisierbar sind, soll nachfolgend ein Überblick über bereits angebotene VLSI-Schaltkreise gegeben werden. Eine Systematisierung und Einordnung vorhandener ATM-Chips hinsichtlich ihrer Leistungsfähigkeit und ihres Funktionsumfangs erfolgt in Hinblick auf das sogenannte B-ISDN-Referenzmodell. Dieses Schichtenmodell definiert die notwendigen Protokolle und Schnittstellen für den Asynchronous Transfer Mode. Zum grundlegenden Verständnis wird einleitend eine kurze Einführung in die Basisprinzipien von ATM gegeben.

Clock scheduling is studied to improve the performance of synchronous sequential circuits. The performance improvement covers the optimization of the clock frequency and the peak power consumption, separately. For clock period minimization, cycle stealing method is utilized, in which the redundant cycle time of fast combinational logic is transferred to slower logic by proper clock skew adjustment of registers. The clock scheduling system determines the minimum clock period that a synchronous sequential circuit can operate without hazards. The timing of each register is adjusted for operation with the minimum clock period. The dependence of the propagation delays of combinational gates on load capacitance values are modeled in order to increase the accuracy of the clock period minimization algorithm. Simulation results show up to 45% speed-up for circuits that are scheduled by the system. For peak power minimization, the dependence of the switching currents of circuit elements on the load capacitance values are modeled. A new method, namely the Shaped Pulse Approximation Method (SPA), is proposed for the estimation of switching power dissipation of circuit elements for arbitrary capacitive loads. The switching current waves can accurately be estimated by using the SPA method with less than 10% normalized rms error. The clock scheduling algorithm of Takahashi for the reduction of the peak power consumption of synchronous sequential circuits is implemented using the SPA method. Up to 73% decrease in peak power dissipation is observed in simulation results when proper clock scheduling scheme is applied to test circuits.

Η διαμόρφωση με πολύπλεξη συχνότητας ορθογωνίων φερουσών (Orthogonal Frequency Division Multiplexing - OFDM) είναι μια μέθοδος η οποία εξασφαλίζει άριστη αξιοποίηση του διαθέσιμου εύρους συχνοτήτων, ενώ παράλληλα παρέχει τα πλεονεκτήματα της μετάδοσης μέσω πολλαπλών φερουσών (multicarrier transmission). Το σημαντικότερο χαρακτηριστικό της είναι ότι επιτρέπει τη μετάδοση μέσω επιλεκτικών στη συχνότητα καναλιών χρησιμοποιώντας απλές διαδικασίες ισοστάθμισης. Το χαρακτηριστικό αυτό συνέβαλε στην εδραίωσή της ως μία από τις επικρατέστερες μεθόδους διαμόρφωσης για την υψηλού ρυθμού μετάδοση δεδομένων μέσω ασύρματων μέσων. Το αντικείμενο της εργασίας είναι η μελέτη αλγορίθμων και αρχιτεκτονικών για το συγχρονισμό σε ασύρματους τηλεπικοινωνιακούς δέκτες που στηρίζονται στη διαμόρφωση OFDM. Ο συγχρονισμός είναι μία διαδικασία η οποία αποτελεί ακρογωνιαίο λίθο για οποιοδήποτε τηλεπικοινωνιακό σύστημα. Ιδιαίτερα όμως για δέκτες OFDM, έχει εντοπιστεί ως ένας από τους σημαντικότερους παράγοντες που επηρεάζουν την απόδοση. Το πρόβλημα παρουσιάζει εξαιρετικό ενδιαφέρον, καθώς η φύση της διαμόρφωσης καθιστά απαγορευτική την εφαρμογή πολλών από τις μεθόδους που έχουν αναπτυχθεί για συστήματα μετάδοσης με μονή φέρουσα, ενώ παράλληλα θέτει νέες παραμέτρους στο πρόβλημα. Η μεθοδολογία που ακολουθήθηκε κατά την εκπόνηση της εργασίας περιλάμβανε σε πρώτη φάση τη μελέτη αλγοριθμικών λύσεων που έχουν προταθεί κατά καιρούς για το συγχρονισμό. Το ενδιαφέρον επικεντρώθηκε σε βασικές τεχνικές με ευρεία εφαρμοσιμότητα ενώ ο στόχος της ανάλυσης ήταν να γίνουν κατανοητές με διαισθητικό τρόπο, στοιχειώδεις ιδέες οι οποίες χρησιμοποιούνται κατά κόρον για την επίλυση του προβλήματος του συγχρονισμού. Κατά τη δεύτερη φάση έγινε μια μελέτη γύρω από τις λεπτομέρειες που σχετίζονται με την υλοποίηση ορισμένων από τους αλγορίθμους συγχρονισμού σε επίπεδο αρχιτεκτονικής VLSI. Το ενδιαφέρον επικεντρώθηκε σε μια αρχιτεκτονική μέσω της οποίας μπορεί να επιτευχθεί τυφλός συγχρονισμός για έναν ασύρματο δέκτη OFDM. Κατά την ανάλυση χρησιμοποιήθηκε ως βάση ένα αρκετά γενικό μοντέλο συστήματος OFDM βασικής ζώνης. Για την αξιολόγηση της αρχιτεκτονικής εκτελέστηκε ένα εκτενές σύνολο πειραμάτων, το οποίο είχε ως στόχο τον προσδιορισμό και την ποσοτικοποίηση των επιδόσεων τόσο για τη μονάδα συγχρονισμού, όσο και για το συνολικό τηλεπικοινωνιακό σύστημα. Από τα αποτελέσματα της πειραματικής διαδικασίας προέκυψαν πολύ ενδιαφέροντα συμπεράσματα για την ευαισθησία της τεχνικής OFDM σε σφάλματα συγχρονισμού καθώς επίσης και για την πολυπλοκότητα υλοποίησης της μονάδας συγχρονισμού. / The summary is not available.

SILEX é um ambiente aberto e integrado que busca auxiliar a concepção de CIs. 0 sistema e composto por ferramentas internas (servidoras de recursos) e ferramentas do usuário (clientes de recursos). O usuário interage com o sistema SILEX através de uma interface gráfica baseada em janelas, ativando os recursos de forma padronizada e consistente. Sendo um sistema de CAD, SILEX e formado por um conjunto de módulos (ferramentas) interdependentes. Cada módulo realiza a sua função e transmite seus resultados. O usuário torna-se cliente de um conjunto de processos que concorrentemente responde as suas requisições. A ideia básica esconder do usuário os procedimentos que não estão diretamente ligados ao projeto, como: configuração e forma de interação do usuário com as ferramentas; formato, conversão e local de armazenamento dos dados. A regularidade na utilização é um dos principais objetivo do sistema, tendo em vista as constantes mudanças na forma de integração e utilização das ferramentas. Novos algoritmos, quando disponíveis, são informados aos usuários e estes decidem da inclusão em seus ambientes de trabalho, não necessitando qualquer mudança de código. O projetista de ferramentas e auxiliado no desenvolvimento e integração pois conta com um conjunto de rotinas, normas de codificação e serviços prestados. As rotinas permitem a integração das ferramentas ao ambiente, enquanto que as normas regulam a utilização dos recursos disponíveis. A utilização dos recursos dá-se pelo envio de requisições ao servidor do sistema. Os dados gerados pela interação com as ferramentas estão ligados a um projeto, inicialmente definido e cadastrado. Estes são manipulados por uma ferramenta dedicada, que realiza a leitura, escrita e conversão, liberando as ferramentas do usuário destas tarefas. Centralizados, os dados tem controle de acesso, dependência e versão facilitados. SILEX em sua implementação não se beneficia das facilidades adquiridas com a utilização de um framework comercial, visto que foi totalmente construído sobre uma plataforma Open Windows. O objetivo é inicialmente prover soluções simplificadas e eficazes, que permitam a integração de um conjunto de ferramentas e, subsequentemente, incrementar e expandir a fim de que o SILEX tenha todas as características desejadas e ainda não alcançadas pelos frameworks reportados na bibliografia. / SILEX is an open and integrated system built up to aid the design of integrated circuits. The SILEX System is composed of internal resources and user tools (clients of the resources). The user has at his disposal a graphic interface based on the use of windows, activating tools in an uniform and consistent way. The SILEX CAD system is formed by a set of interdependent modules (tools), each one realizing certain function and transmitting data. The designer is client of a set of processes that answer his/her requests. The main idea of the project is to hide from the final user all tasks which are not directly related to the art of design, like format conversion, data storage and maintenance and user interaction with tools. One of the goals of the system is the regularity in its use, for there is always the need to integrate new tools. The user can suply new algorithms that may be included in the working environment without any change in the SILEX code. The system helps tool designers by suplying them with a set of routines, coding rules and resources. The set of routines allows integration of the tool with the system, while the coding rules normalize the use of the available resources. All data generated by the user interaction with the available tools is linked to a Project, previously defined and cataloged. Data is then handled by a dedicated tool performing I/O, responsible for the reading, writing and converting of data among different tools, freeing User Tools from this task. By being centralized, Project Data are controlled regarding access, dependency and versioning. SILEX is completely built on top of the OpenWindows environment. Its goal is to initially provide simple and efficient solutions that allow the integration of a set of tools. Next tasks will be the enhancement of the system so that SILEX acquires all desirable characteristics not yet reached or reported in the literature.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

SILEX é um ambiente aberto e integrado que busca auxiliar a concepção de CIs. 0 sistema e composto por ferramentas internas (servidoras de recursos) e ferramentas do usuário (clientes de recursos). O usuário interage com o sistema SILEX através de uma interface gráfica baseada em janelas, ativando os recursos de forma padronizada e consistente. Sendo um sistema de CAD, SILEX e formado por um conjunto de módulos (ferramentas) interdependentes. Cada módulo realiza a sua função e transmite seus resultados. O usuário torna-se cliente de um conjunto de processos que concorrentemente responde as suas requisições. A ideia básica esconder do usuário os procedimentos que não estão diretamente ligados ao projeto, como: configuração e forma de interação do usuário com as ferramentas; formato, conversão e local de armazenamento dos dados. A regularidade na utilização é um dos principais objetivo do sistema, tendo em vista as constantes mudanças na forma de integração e utilização das ferramentas. Novos algoritmos, quando disponíveis, são informados aos usuários e estes decidem da inclusão em seus ambientes de trabalho, não necessitando qualquer mudança de código. O projetista de ferramentas e auxiliado no desenvolvimento e integração pois conta com um conjunto de rotinas, normas de codificação e serviços prestados. As rotinas permitem a integração das ferramentas ao ambiente, enquanto que as normas regulam a utilização dos recursos disponíveis. A utilização dos recursos dá-se pelo envio de requisições ao servidor do sistema. Os dados gerados pela interação com as ferramentas estão ligados a um projeto, inicialmente definido e cadastrado. Estes são manipulados por uma ferramenta dedicada, que realiza a leitura, escrita e conversão, liberando as ferramentas do usuário destas tarefas. Centralizados, os dados tem controle de acesso, dependência e versão facilitados. SILEX em sua implementação não se beneficia das facilidades adquiridas com a utilização de um framework comercial, visto que foi totalmente construído sobre uma plataforma Open Windows. O objetivo é inicialmente prover soluções simplificadas e eficazes, que permitam a integração de um conjunto de ferramentas e, subsequentemente, incrementar e expandir a fim de que o SILEX tenha todas as características desejadas e ainda não alcançadas pelos frameworks reportados na bibliografia. / SILEX is an open and integrated system built up to aid the design of integrated circuits. The SILEX System is composed of internal resources and user tools (clients of the resources). The user has at his disposal a graphic interface based on the use of windows, activating tools in an uniform and consistent way. The SILEX CAD system is formed by a set of interdependent modules (tools), each one realizing certain function and transmitting data. The designer is client of a set of processes that answer his/her requests. The main idea of the project is to hide from the final user all tasks which are not directly related to the art of design, like format conversion, data storage and maintenance and user interaction with tools. One of the goals of the system is the regularity in its use, for there is always the need to integrate new tools. The user can suply new algorithms that may be included in the working environment without any change in the SILEX code. The system helps tool designers by suplying them with a set of routines, coding rules and resources. The set of routines allows integration of the tool with the system, while the coding rules normalize the use of the available resources. All data generated by the user interaction with the available tools is linked to a Project, previously defined and cataloged. Data is then handled by a dedicated tool performing I/O, responsible for the reading, writing and converting of data among different tools, freeing User Tools from this task. By being centralized, Project Data are controlled regarding access, dependency and versioning. SILEX is completely built on top of the OpenWindows environment. Its goal is to initially provide simple and efficient solutions that allow the integration of a set of tools. Next tasks will be the enhancement of the system so that SILEX acquires all desirable characteristics not yet reached or reported in the literature.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

SILEX é um ambiente aberto e integrado que busca auxiliar a concepção de CIs. 0 sistema e composto por ferramentas internas (servidoras de recursos) e ferramentas do usuário (clientes de recursos). O usuário interage com o sistema SILEX através de uma interface gráfica baseada em janelas, ativando os recursos de forma padronizada e consistente. Sendo um sistema de CAD, SILEX e formado por um conjunto de módulos (ferramentas) interdependentes. Cada módulo realiza a sua função e transmite seus resultados. O usuário torna-se cliente de um conjunto de processos que concorrentemente responde as suas requisições. A ideia básica esconder do usuário os procedimentos que não estão diretamente ligados ao projeto, como: configuração e forma de interação do usuário com as ferramentas; formato, conversão e local de armazenamento dos dados. A regularidade na utilização é um dos principais objetivo do sistema, tendo em vista as constantes mudanças na forma de integração e utilização das ferramentas. Novos algoritmos, quando disponíveis, são informados aos usuários e estes decidem da inclusão em seus ambientes de trabalho, não necessitando qualquer mudança de código. O projetista de ferramentas e auxiliado no desenvolvimento e integração pois conta com um conjunto de rotinas, normas de codificação e serviços prestados. As rotinas permitem a integração das ferramentas ao ambiente, enquanto que as normas regulam a utilização dos recursos disponíveis. A utilização dos recursos dá-se pelo envio de requisições ao servidor do sistema. Os dados gerados pela interação com as ferramentas estão ligados a um projeto, inicialmente definido e cadastrado. Estes são manipulados por uma ferramenta dedicada, que realiza a leitura, escrita e conversão, liberando as ferramentas do usuário destas tarefas. Centralizados, os dados tem controle de acesso, dependência e versão facilitados. SILEX em sua implementação não se beneficia das facilidades adquiridas com a utilização de um framework comercial, visto que foi totalmente construído sobre uma plataforma Open Windows. O objetivo é inicialmente prover soluções simplificadas e eficazes, que permitam a integração de um conjunto de ferramentas e, subsequentemente, incrementar e expandir a fim de que o SILEX tenha todas as características desejadas e ainda não alcançadas pelos frameworks reportados na bibliografia. / SILEX is an open and integrated system built up to aid the design of integrated circuits. The SILEX System is composed of internal resources and user tools (clients of the resources). The user has at his disposal a graphic interface based on the use of windows, activating tools in an uniform and consistent way. The SILEX CAD system is formed by a set of interdependent modules (tools), each one realizing certain function and transmitting data. The designer is client of a set of processes that answer his/her requests. The main idea of the project is to hide from the final user all tasks which are not directly related to the art of design, like format conversion, data storage and maintenance and user interaction with tools. One of the goals of the system is the regularity in its use, for there is always the need to integrate new tools. The user can suply new algorithms that may be included in the working environment without any change in the SILEX code. The system helps tool designers by suplying them with a set of routines, coding rules and resources. The set of routines allows integration of the tool with the system, while the coding rules normalize the use of the available resources. All data generated by the user interaction with the available tools is linked to a Project, previously defined and cataloged. Data is then handled by a dedicated tool performing I/O, responsible for the reading, writing and converting of data among different tools, freeing User Tools from this task. By being centralized, Project Data are controlled regarding access, dependency and versioning. SILEX is completely built on top of the OpenWindows environment. Its goal is to initially provide simple and efficient solutions that allow the integration of a set of tools. Next tasks will be the enhancement of the system so that SILEX acquires all desirable characteristics not yet reached or reported in the literature.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.