With the transistor density on an integrated circuit doubling every 18 months, Moore’s law seems likely to hold for another decade at least. This exponential growth in digital circuits has led to its increased complexity, better performance and is quickly getting less manageable for design engineers. To combat this complexity, CAD tools have been introduced and are still being continuously developed, which prove to be of great help in the digital industry. One of the technologies, that is rapidly evolving as an industry standard, is the Very High Speed Integrated Circuit Hardware Description Language, (VHDL), language. The VHDL standard language along with logic synthesis tools are used to implement complex digital systems in a timely manner. The increase in the number of specialist design consultants, with specific tools accompanied by their own libraries written in VHDL, makes it important for a designer to have an in-depth knowledge about the available synthesis tools and technologies in order to design a system in the most efficient and reliable manner. This research dealt with writing VHDL code in terms of hardware modeling, based on coding styles, in order to get optimum results. Furthermore, it dealt with the interpretation of VHDL code into equivalent optimized hardware implementations, which satisfy the constraints of a set of specifications. In order to obtain a better understanding of the different VHDL tools and their usefulness in different situations, a comparative analysis between Altera’s QuartusII and Xilinx’s ISE Webpack tools, was performed. The analysis compared their Graphics User Interface, VHDL Code Portability and VHDL Synthesis constraints. The analysis was performed by designing and implementing a screensaver circuit on an FPGA and displaying it on the VGA Monitor.

<p>Att ett grafikkort ska behandla data och sen generera en bild på en skärm är en ganska logisk funktion för ett grafikkort. Vad som har gjorts här är att alla grundläggande funktioner för grafikkortet har tagits bort, detta för att ingen behandling ska göras. Detta har gjorts för att kunna låta data passera genom kortet med så hög hastighet som möjligt. Att låta data gå genom kortet var det första steget. Efter det skulle förhoppningsvis ett stabilt system ha uppnåtts där vi kunde göra överföringen av data snabbare. Tyvärr blev det inte tillräckligt stabilt och vår slutsats är att man inte kan använda detta kort på det här sättet. </p><p>För att kunna genomföra detta programmerades FPGA:n med VHDL-kodning. Innan VHDL programmeringen så studerades manualen för kortet för att veta hur de olika registrena på kortet skulle ställas in. </p><p>För att testa programmering konstruerades en räknare som genererade en trekantsvåg på ett inkopplat oscilloskop. </p><p>Den ursprungliga uppgiften klarades av. Detta var att skicka igenom data utan den skulle behandlas.</p>

Examensarbetsuppgiften har gått ut på att genomföra en prestandajämförelse mellan en hård och en mjuk processorkärna integrerad i en FPGA, i detta fall, en Virtex4 FX12 från Xilinx. System med de olika kärnorna har tagits fram, där antalet klockcykler för att genomföra olika beräkningar har mäts. Bland annat har algoritmen Fast Fourier Transform och dess invers beräknats för en vektor. De kärnor som har provats är den mjuka MicroBlaze framtagen av Xilinx samt den hårda PowerPC 405. Prestandan för systemet med mjuk kärna var 65 % av det med hård kärna Förutom prestandamätningarna har en vidare teoretisk jämförelse mellan kärnorna genomförts. Utifrån den har slutsatsen dragits att när man behöver små volymer av FPGA-kretsar eller flera olika beräkningar skall göras är FPGAer med hård kärna att föredra. Om det är större volymer eller bara ett fåtal typer av beräkningar som skall utföras är en mjuk kärna mest fördelaktig, främst av ekonomiska skäl. Likaså om krav finns på att processorarkitekturen är anpassad efter specifika önskemål. / The purpose of the master thesis has been implementation of a performance comparison between hard and soft CPU cores integrated in FPGA, in this case, a Virtex4 FX12 from Xilinx. Test designs for the various kernels have been developed, where the amount of clock cycles to carry out a set of calculations have been measured. In particular, the algorithm Fast Fourier Transform and its inverse have been studied. The cores that have been tested are the soft MicroBlaze developed by Xilinx, and the hard PowerPC 405. The results state that the performance of the soft kernel was 65% of the hard one. In addition to performance tests, a further theoretical comparison of the two kernels has been made. On the basis of the above it has been concluded that when small quantities of FPGA-circuits are needed or several different calculations have to be done, a hard core is preferable. If there are larger volumes needed or just a few types of calculations to be made, a soft core is advantageous, primarily for economic reasons, as is the case if there is requirement of a processor core tailored for specific needs.

Att ett grafikkort ska behandla data och sen generera en bild på en skärm är en ganska logisk funktion för ett grafikkort. Vad som har gjorts här är att alla grundläggande funktioner för grafikkortet har tagits bort, detta för att ingen behandling ska göras. Detta har gjorts för att kunna låta data passera genom kortet med så hög hastighet som möjligt. Att låta data gå genom kortet var det första steget. Efter det skulle förhoppningsvis ett stabilt system ha uppnåtts där vi kunde göra överföringen av data snabbare. Tyvärr blev det inte tillräckligt stabilt och vår slutsats är att man inte kan använda detta kort på det här sättet. För att kunna genomföra detta programmerades FPGA:n med VHDL-kodning. Innan VHDL programmeringen så studerades manualen för kortet för att veta hur de olika registrena på kortet skulle ställas in. För att testa programmering konstruerades en räknare som genererade en trekantsvåg på ett inkopplat oscilloskop. Den ursprungliga uppgiften klarades av. Detta var att skicka igenom data utan den skulle behandlas.

<p> </p><p>Examensarbetsuppgiften har gått ut på att genomföra en prestandajämförelse mellan en hård och en mjuk processorkärna integrerad i en FPGA, i detta fall, en Virtex4 FX12 från Xilinx.</p><p>System med de olika kärnorna har tagits fram, där antalet klockcykler för att genomföra olika beräkningar har mäts. Bland annat har algoritmen Fast Fourier Transform och dess invers beräknats för en vektor.</p><p>De kärnor som har provats är den mjuka MicroBlaze framtagen av Xilinx samt den hårda PowerPC 405. Prestandan för systemet med mjuk kärna var 65 % av det med hård kärna</p><p>Förutom prestandamätningarna har en vidare teoretisk jämförelse mellan kärnorna genomförts. Utifrån den har slutsatsen dragits att när man behöver små volymer av FPGA-kretsar eller flera olika beräkningar skall göras är FPGAer med hård kärna att föredra. Om det är större volymer eller bara ett fåtal typer av beräkningar som skall utföras är en mjuk kärna mest fördelaktig, främst av ekonomiska skäl. Likaså om krav finns på att processorarkitekturen är anpassad efter specifika önskemål.</p> / <p>The purpose of the master thesis has been implementation of a performance comparison between hard and soft CPU cores integrated in FPGA, in this case, a <em>Virtex4 FX12</em> from Xilinx.</p><p>Test designs for the various kernels have been developed, where the amount of clock cycles to carry out a set of calculations have been measured. In particular, the algorithm Fast Fourier Transform and its inverse have been studied.</p><p>The cores that have been tested are the soft MicroBlaze developed by Xilinx, and the hard PowerPC 405. The results state that the performance of the soft kernel was 65% of the hard one.</p><p>In addition to performance tests, a further theoretical comparison of the two kernels has been made. On the basis of the above it has been concluded that when small quantities of FPGA-circuits are needed or several different calculations have to be done, a hard core is preferable. If there are larger volumes needed or just a few types of calculations to be made, a soft core is advantageous, primarily for economic reasons, as is the case if there is requirement of a processor core tailored for specific needs.</p>

Rotor Position information is essential in the operation of the Switched Reluctance Motor (SRM) for properly controlling its phase currents. This thesis uses Field Programmable Gate Array (FPGA) technology to implement a method to estimate the SRMs rotor position using the inverse inductance value of the SRMs phases. The estimated rotor position is given as input to the Commutator circuit, also implemented in the FPGA, to determine when torque-producing currents should be input in the SRM phase windings. The Estimator and Commutator design is coded using Verilog HDL and is simulated using Xilinx tools. This circuit is implemented on a Xilinx Virtex XCV800 FPGA system. The experimentally generated output is validated by comparing it with simulation results from a Simulink model of the Estimator. The performance of the FPGA based SRM rotor position estimator in terms of calculation time is compared to a digital signal processor (DSP) implementation of the same position estimator algorithm. It is found that the FPGA rotor position Estimator with a 5MHz clock can update its rotor position estimate every 7s compared to an update time of 50s for a TMS320C6701-150 DSP implementation using a commercial DSP board. This is a greater than 7 to one reduction in the update time.

The rapidly increasing capabilities of digital electronics have increased the demand of Software Defined Radio (SDR), which were not possible in the special purpose hardware. These enhanced capabilities come at the cost of time due to complex operations involved in multi-antenna wireless communications, one of those operations is complex matrix inversion. This thesis presents the verification and FPGA implementation of a SIMD processor, which was developed at Computer Engineering division of Linköping university, Sweden. This SIMD processor was designed specifically for performing complex matrix inversion in an efficient way, but it can also be reused for other operations. The processor is fully verified using all the possible combinations of instructions. An optimized firmware for this processor is implemented for efficiently inverting 4×4 matrices. Due to large number of subtractions involved in direct analytical approach, it losses stability for 4×4 matrices. Instead of this, a blockwise subdivision is used, in which 4×4 matrix is subdivided into four 2×2 matrices. Based on these 2×2 matrices, the inverse of 4×4 matrix is computed using the direct analytical approach and some other computations. Finally, the SIMD processor is integrated with Senior processor (a controlprocessor) and synthesized on Xilinx, Virtex-4 FPGA. After this, the performance of the proposed architecture is evaluated. A firmware is implemented for the Senior which uploads and downloads data/program into the SIMD unit using both I/O and DMA. / Den snabbt ökande prestandan hos digital elektronik har ökat behovet av Software Defined Radio (SDR), vilket inte var möjligt med tidigare hårdvara. Denna ökade förmåga kommer till priset av tidsåtgång, till följd av komplexa procedureri samband med trådlös kommunikation med flera antenner, en av dessa procedurer är komplex matrisinvertering. Denna avhandling presenterar verifiering och FPGA implementering hos en SIMD processor, vilken har blivit utvecklad vid institutionen för datorteknik, Linköpings universitet, Sverige. Denna SIMD processor blev specifikt designad för att genomföra komplex matrisinvertering på ett effektivt sätt, men kan också användas för andra tillämpningar. Processorn har testats och verifierats för alla möjliga kombinationer av instruktioner. En optimerad firmware för denna processor är implementerad för att effektivt invertera 4×4 matriser. På grund av att ett stort antal subtraktioner är inblandade i ett direkt analytiskt angreppssätt, så förlorar den stabilitet för 4×4 matriser. Istället används en stegvis indelning i underavdelningar, där 4×4 matrisen delasin i fyra 2×2 matriser. Baserat på dessa 2×2 matriser beräknas inversen av 4×4 matrisen med hjälp av ett direkt analytiskt angreppssätt samt andra beräkningar. Slutligen, SIMD processorn är integrerad i en huvudprocessor och körs påXilinx, Virtex-4 FPGA. Efter detta utvärderas prestandan hos den föreslagna arkitekturen. Firmware implementeras hos huvudprocessorn som laddar upp och ned data/program till SIMD enheten genom I/O samt DMA.

The popularity of field-programmable gate arrays (FPGA) has grown in recent years due to their potential performance advantages over sequential software, and as a prototyping platform for application-specific integrated circuits (ASIC). Vendors such as Xilinx offer automated tool suites that can be used to program FPGAs based on a RTL description. These tool suites are sufficient forgeneral users, but they usually don't provide the opportunity to integrate custom computer-aideddesign (CAD) tools into the regular design flow. Xilinx first offered this capability in their ISE tool suite with the Xilinx Design Language (XDL). Using XDL, a Xilinx design could be extracted from the regular CAD flow, run through an external tool, and injected back into the flow. Research tools targeting commercial FPGAs have most commonly been based on XDL. Vivado (Xilinx's newest tool suite) no longer supports XDL, preventing similar tools from being created for next-generation devices. Instead, Vivado includes a Tcl interface that exposes Xilinx's internal design and device data structures. Considerable challenges still remain to users attempting to leverage this Tcl interface to develop external CAD tools. This thesis presents the Vivado Design Interface (VDI), a set of file formats and Tcl functions that address the challenges of exporting and importing designs to and from Vivado. To demonstrate its use, VDI has been integrated with RapidSmith2, an external FPGA CAD framework. To the best of our knowledge this work is the first successful attempt to provide an opensource tool-flow that can export designs from Vivado, manipulate them with external CAD tools, and re-import an equivalent representation back into Vivado.

This master's thesis is focused on the design of a highspeed aquizition system which is based on FPGA and a highspeed AD converter with modern JESD204B interface. Considering the requirements, such as high samplig rate, the current range of available devices is limited. Therefore the market overview of the modern IC and modules was made. The resulting design is based on available modules, so the rached sampling rate is up to 5 GSa/s with 12bits resolution. Data from measurement are send to PC via Ethernet which uses lwIp stack and TEMAC core on Microblaze proccessor.

This master’s thesis deal’s with VHDL programming language, ISE Webpack design system and PicoBlaze microprocessor. The thesis describes essentials of VHDL programming language and its application. A simple introduction to ISE Webpack design environment is given. The thesis describes common peripherals and the PicoBlaze processor is described too, including its parameters and implementation aspects. Finally the thesis describes IP generator for generating complex FPGA design including Picoblaze processor.