Les copolymères à blocs s'auto-organisent sous forme de réseaux denses de nano-objets dont les dimensions varient de 5 à 50 nm. Selon les caractéristiques du système, les objets pourront décrire des réseaux de sphères, de cylindres ou de lamelles incorporés dans une matrice organique. L'objectif de cette étude est d'utiliser les propriétés d'organisation de ce matériau pour fabriquer des nanofils silicium en vue d'applications nanoélectroniques. Pour cela, les motifs cylindriques du système de copolymère dibloc PS-bloc-PMMA sont transférés par des procédés de gravure plasma. Étant donné la hauteur du masque polymère, de l'ordre de 10 nm seulement, différentes stratégies sont développées et proposent des procédés expérimentaux en fonction de la profondeur à transférer dans le silicium. Une des stratégies a fait l'objet d'une étude approfondie de l'interaction entre le système copolymère et l'or. Les traitements plasma sélectionnés permettront de localiser précisément et de contrôler la morphologie des nanostructures métalliques. Par ailleurs, le support des fils, décrit par les motifs cylindriques du système, s'organise selon une direction parfaitement aléatoire. Et dans le cadre de la fabrication de dispositif tel que le transistor à nanofils, l'orientation unidirectionnelle des fils s'avère indispensable. La mise en œuvre expérimentale d'une méthode d'épitaxie physique appelée la graphoépitaxie propose une solution technologique pour exploiter l'organisation cylindrique en tant que masque de gravure.

Afin d'optimiser l'utilisation des micropoutres en tant que capteurs chimiques, de nouvelles couches sensibles à base de matériaux microporeux ont été testées pour la détection d'humidité, de toluène et d'éthanol. Des essais sans couches sensibles ont aussi été effectués et des modèles simples ont été mis au point afin de prédire la réponse des micropoutres lors d'un changement d'environnement. Ces études ont donc permis la mise en oeuvre des micropoutres selon deux principes de détections différents : l'un reposant sur la variation de masse du capteur à base de micropoutre lors de l'absorption de composé par une couche sensible ; l'autre reposant sur la détection de changements de propriétés physiques du fluide environnant.

Les nouveaux besoins en communications sans fil pussent le développement de systèmes de transmission RF en termes the reconfigurabilité, multistandard et à basse consommation. Cette thèse propose d'une nouvelle architecture de réception capable d'adresser ces aspects. Le sous échantillonnage est appliquée et permet d'exploiter et certain nombre d'avantages liées au traitement du signal à Temps Discret, notamment le filtrage et la décimation, permettant de relâcher les contraintes liées aux ADCs en maintenant des caractéristiques multistandard et de reconfigurabilité. Un simulateur large bande développé et une nouvelle méthode ce conception système permettent répondre à des limitations au niveau système comme le repliement spectral, séparer les différentes contributions dans la dégradation du SNDR, séparer les différentes contraintes des blocs pour la définition d'un plan de fréquence et the filtrage optimaux. L'architecture à sous échantillonnage proposée dans la thèse est résultat d'une comparaison quantitative des différentes architectures à sous échantillonnage, tout en appliquant la méthode et l'outil de conception système développés; et représente le meilleur compromis entre la consommation électrique et l'agilité, dans le contexte voulu. Le bloc de filtrage à temps discret est identifié comme étant critique. Des effets come les capacités parasites, l'imparité entre les capacités, le bruit du commutateur, le gain finit de Ampli OP, sont évalués à travers d'une simulation comportementale en VHDL-AMS. On observe la robustesse des circuits orientés temps discret par rapport les contraintes des nouvelles technologies intégrés. Finalement, le système est spécifié en termes de bruit de phase, qui peuvent représenter jusqu'à 30% de la consommation en puissance. Dans ce but, une nouvelle méthode numérique est proposée pour évaluer le rapport signal sur distorsion due au jitter SDjR dans le processus de sous échantillonnage. En plus, une conclusion non intuitive est survenue de cette étude, où on que réduire la fréquence d'échantillonnage n'augmente pas les contraintes en termes de jitter pour le système. L'architecture proposée issue de cette étude est sujet d'un développement circuit pour la validation du concept.

La miniaturisation progressive de la taille des composantes est rendue possible grâce aux progrès technologique des étapes de fabrication (lithographie, gravure, etc.). Ce progrès technologique crée un besoin de technique de caractérisation fiable rapide et si possible à moindre coût. La technique de caractérisation optique basée sur l'analyse de la lumière diffractée par un objet périodique, la scatterométrie, se positionne comme étant une technique très prometteuse pour le suivi in situ et en temps réel des étapes de fabrication dans l'industrie de la microélectronique. Au cours de cette thèse, nous avons validé l'utilisation de la scatterométrie en temps réel pour le suivi d'une étape de fabrication, il s'agit du procédé de réduction de cote résine. La technique a d'abord été validée avec succès sur des résines 248nm dans différentes conditions expérimentales. Puis sur des résines 193nm. Le cas de ces résines est plus intéressant d'un point de vue industriel, mais il est plus délicat à mettre en oeuvre puisque les indices des matériaux mis en jeu change sous l'effet du plasma. Ces indices doivent donc être considérés comme des paramètres variables dans le modèle utilisé pour la résolution du problème inverse. Les travaux de cette thèse ont également permet l'extension de la technique à des applications originales telles que la porosimétrie. Cette technique appelée scatterométrie porosimétrique permet à la fois de déterminer la porosité, la perméation de la surface et l'épaisseur de la couche hydrophile sur les flancs.

Ces travaux de thèse présentent le développement de capteurs à ondes acoustiques, plus particulièrement de capteurs à ondes de Love, à l'aide de matériaux mésoporeux. La première partie de ces travaux a porté sur la mise au point d'une méthode de caractérisation du module de rigidité d'un film mésoporeux déposé sur un capteur et soumis à un flux d'humidité. Le banc de mesure développé permet d'effectuer simultanément des mesures acoustiques et ellipsométriques. Les variations du module de rigidité d'un film mésoporeux d'oxyde de titane en fonction du taux d'humidité ont ensuite été calculées à l'aide d'une procédure d'ajustement de courbe entre les résultats expérimentaux et un modèle numérique dédié modélisant la propagation des ondes de Love dans la structure multicouche. Nous avons ainsi montré que l'influence de la sorption sur le comportement mécanique d'un film mésoporeux est un facteur important à prendre en compte, notamment lors de la conception de micro-capteurs. Par la suite, des dispositifs recouverts de SiO2 et de TiO2 mésoporeux ont été développés pour différentes applications : la détection de composés organiques volatils, la détection d'espèces biologiques et le suivi d'une réaction de photocatalyse. Enfin, nous avons réalisé des capteurs recouverts d'une unique couche mésoporeuse de TiO2 assurant simultanément les fonctions de guide d'onde et de couche sensible, permettant d'augmenter de manière significative la sensibilité du capteur.

Dans la course à l'intégration, l'un des paramètres les plus critiques dans la fabrication des dispositifs et leur performance est la définition des grilles des transistors et en particulier le contrôle en dimension de ces grilles de transistors. Pour le nœud technologique 45nm, la variation totale de dimension devra être inférieure à 2.8nm sur une tranche de 300mm. Cela comprend la variation intrapuce, intraplaque, plaque à plaque et lot à lot. Cette thèse porte sur l'étude des interactions plasma/matériaux lors d'un procédé industriel de gravure d'une grille polysilicium pour le nœud technologique 45nm. L'analyse dimensionnelle des motifs et la caractérisation chimique des surfaces exposées aux plasmas ont permis de caractériser et d'optimiser ce procédé de gravure. L'analyse des différents contributeurs de variabilité de la dimension critique des grilles, conjuguée à la compréhension approfondie des mécanismes de gravure par plasma, a permis de mettre en place des actions correctives afin de minimiser ces sources de variations. La gravure du polysilicium est contrôlée par la formation d'une couche fluorocarbonnée se formant en surface des flancs du polysilicium. La maitrise de cette couche passivante par les conditions du plasma (pression, puissance source débit de gaz...) a permis de développer une boucle de régulation innovante afin d'optimiser le contrôle de la dispersion des CD d'un lot à un autre. La mise en place de ce genre de boucle faisant varier plusieurs paramètres de la gravure par plasma sera la clef pour le contrôle dimensionnel des futurs nœuds technologiques en microélectronique.

Les mémoires à changement de phase électroniques (PCRAM) sont l'un des candidats les plus prometteurs pour la prochaine génération de mémoires non-volatiles. Cette technologie présente cependant deux inconvénients majeurs : un temps de rétention de l'information court pour des températures de fonctionnement élevées et une consommation électrique trop importante. Le premier objectif de ce travail a été de développer de nouveaux matériaux à changement de phase par PVD pour remplacer le traditionnel Ge2Sb2Te5, inadapté pour des applications embarquées. Le second objectif a été d'élaborer le matériau sélectionné par MOCVD assisté plasma afin d'évaluer la faisabilité de dispositifs confinés nécessitant des courants de fonctionnement faibles. L'étude du matériau binaire GeTe a montré des performances supérieures à celles de Ge2Sb2Te5 avec notamment une estimation du temps de rétention de l'information de dix ans à 110°C. L'impact de l'incorporation d'éléments dopants N ou C dans GeTe a été évalué en prévision du développement MOCVD. Il a été démontré une nette augmentation de la stabilité thermique des matériaux dopés, que nous expliquons par la formation d'une phase amorphe de type nitrure ou carbure lors de la cristallisation. L'utilisation d'un système de dépôt MOCVD par injection pulsée avec assistance plasma a permis de réaliser des couches minces conformes de GeTe à l'état cristallin ou amorphe, présentant des propriétés de transition de phase similaires à celles de GeTe de référence élaboré par PVD.

La diminution des dimensions des transistors MOS, qui permet d'augmenter leur densité sur une puce, induit des effets parasites qui perturbent fortement le fonctionnement des dispositifs. Le silicium et son oxyde jusqu'alors utilisés pour le module de grille des transistors sont remis en question au profit de nouveaux matériaux : des métaux pour la grille, et des matériaux à forte permittivité diélectrique pour le diélectrique de grille.<br />Ce travail porte sur l'élaboration par gravure plasma d'une grille métallique polysilicium/TiN/HfO2 en vue d'une intégration pour les noeuds technologiques 45 nm et 32 nm. L'analyse des plasmas de gravure halogénés et des surfaces gravées par spectrométrie de masse, spectrométrie de photoélectrons X (XPS) et par des techniques de caractérisation morphologique (MEB, TEM, AFM) a permis de dégager les principaux mécanismes de gravure de TiN. Les stratégies de procédé de gravure de l'empilement de la grille et l'impact des procédés plasma sur l'intégrité des matériaux ont ensuite été discutés.<br />La gravure de TiN en plasma HBr est sélective vis à vis de la couche d'arrêt HfO2 mais elle génère de la pente dans les profils gravés, alors que le plasma de Cl2, plus réactif, conduit à une gravure latérale de la grille et induit des phénomènes de micro masquage. Cela impose un mélange HBr/Cl2 et une gravure à faible énergie de bombardement ionique pour la gravure sélective du métal.<br />La stratégie de gravure du silicium de la grille a du être repensée car l'intégration d'une couche métallique entre le silicium et le diélectrique de la grille modifie la distribution des charges statiques à<br />la surface de la couche d'arrêt, ce qui perturbe le contrôle dimensionnel des profils gravés. De plus la<br />gravure de TiN doit être anisotrope et sélective vis-à-vis de HfO2 tout en respectant l'intégrité de la partie supérieure de la grille en silicium. Ce travail montre que pour éviter la formation d'une encoche latérale à l'interface silicium/métal pendant la gravure du TiN il est nécessaire de contrôler à la fois les couches de passivation qui protègent les flancs du silicium et la composition chimique des dépôts qui recouvrent les parois du réacteur (car cette dernière influence les taux de recombinaison et donc les densités des atomes de Cl et de Br dans le plasma). Il est donc important de contrôler les étapes de conditionnement et de nettoyage des réacteurs de gravure.

<br><li>Introduction</li> <br> La réduction des dimensions des composants microélectroniques a été le principal moteur pour l'amélioration des performances, en particulier l'augmentation de la vitesse de commutation et la réduction de la consommation. Actuellement les technologies dites 32 nm sont utilisées dans la production de masse. D'après la loi de Moore, des longueurs de grille de quelques nanomètres, qui représentent une limitation physique pour les transistors MOS, devraient être utilisées dans quelques années. Cependant la simple réduction des dimensions est actuellement en train d'atteindre ses limites car elle soulève divers problèmes.<br> - La fabrication devient plus difficile. Par exemple, les circuits deviennent plus denses et plus complexes. Des difficultés apparaissent pour la lithographie, les interconnexions et les procédés de fabrication.<br> - Dans les transistors à canal long, les équipotentielles sont parallèles à la grille de sorte que le canal est confiné de façon efficace à l'interface. Quand la longueur de grille décroît, la distribution du potentiel est modifiée. Les équipotentielles se déforment en direction du substrat de sorte que le canal n'est plus contrôlé uniquement par la grille. Ce phénomène est à l'origine des effets de canal courts qui se traduisent par le décalage de la tension de seuil, une réduction de la barrière de potentiel source-canal sous l'effet de la tension de drain (DIBL), un percement éventuel, des effets de transport non stationnaire ou de saturation de la vitesse, des effets de porteurs chuads, etc. De ce fait, un changement de perspective est nécessaire pour poursuivre l'augmentation de la densité d'intégration et l'amélioration des performances anticipées par la loi de Moore. De nouveaux concepts sont nécessaires. Ils peuvent être classés de la façon suivante: empilement de grille, substrats silicium sur isolant (SOI), et ingénierie du canal. Sous cette dernière dénomination, nous incluons l'architecture du canal, le choix du matériau et l'ingénierie de la contrainte mécanique.<br> - L'épaisseur de l'oxyde de grille doit décroître pour maintenir un champ électrique suffisant à l'interface. En 2009, la feuille de route ITRS prévoyait à terme une épaisseur effective d'oxyde inférieure à 1 nm. A cette épaisseur, l'oxyde de silicium SiO2 n'assure plus une isolation suffisante et une fuite de grille apparaît par couplage quantique entre la grille et le canal. SiO2 doit donc être remplacé par un diélectrique à plus haute permittivité (diélectrique dit high-k). Par exemple, avec une épaisseur physique de 5nm, un diélectrique dont la permittivité relative vaut 20 peut remplacer 1 nm de SiO2. L'augmentation de l'épaisseur de diélectrique permet alors d'éviter les fuites par effet tunnel à travers la grille. Cependant, ces diélectriques peuvent sont fréquemment sujets à un piégeage du niveau de Fermi à l'interface avec le métal de grille. Intrinsèquement, ils génèrent également des phonons optiques de faible énergie qui peuvent interagir avec les électrons du canal. Avec une grille métallique la forte concentration d'électrons peut cependant écranter ces vibrations dipolaires. Enfin, les tensions de seuil du PMOS et du NMOS dépendent directement des travaux de sortie des matériaux utilisés pour la grille et le choix de l'empilement high-k/métal doit donc être fait en intégrant cette contrainte.<br> - Les substrats SOI sont constitués d'un film de silicium (body), séparé du substrat proprement dit par une couche enterrée de silice (BOX). Les composants sont isolés verticalement ce qui assure un premier niveau de protection contre certains effets parasites qui peuvent apparaître dans les substrats massifs, tels que courant de fuite par le substrat, photo-courant ou déclenchement parasite (latch-up) sous irradiation. L'utilisation d'un substrat SOI permet également de réduire la profondeur des jonctions, le courant de fuite et la capacité de jonction. Selon leur épaisseur, les substrats SOI sont de deux types: partiellement désertés (PD-SOI) ou totalement désertés (FD-SOI). <br> Les substrats PD-SOI utilisent un film silicium relativement épais (tSi > 45 nm). La charge de déplétion sous le canal ne s'étend pas jusqu'au BOX de sorte qu'une partie du film reste neutre et peut collecter les porteurs majoritaires. Si un contact supplémentaire n'est pas introduit pour les évacuer, ce type de substrat est sujet aux effets de body flottant. En effet, lorsqu'un mécanisme tel que l'ionisation par impact génère des porteurs majoritaires, ces derniers sont susceptibles de s'accumuler dans la zone neutre du body et d'induire une polarisation parasite de la jonction source qui provoque l'injection d'un courant en excès, une variation transitoire de la tension de seuil et du potentiel de body. Les substrats FD-SOI on tune épaisseur de silicium plus faible, typiquement inférieure à 20 nm. De ce fait, le film est entièrement déserté et la charge de déplétion est constante. L'excellent couplage entre la grille et le canal améliore els performances en termes de courant de drain, de pente sous le seuil et de temps de réponse à une variation de commande de grille. L'utilisation du substrat comme grille arrière est également plus efficace que pour les substrats PD-SOI. Cette propriété peut par exemple être utilisée pour contrôler électriquement la tension de seuil. Les effets de body flottant sont fortement réduits. La faible épaisseur du body et son isolation thermique par le BOX peuvent toutefois conduire à un auto-échauffement du composant et à un couplage éventuel entre les défauts des deux interfaces. Malgré ces quelques inconvénients, la technologie SOI apporte toutefois un net bénéfice en termes de performances.<br> - L'immunité aux effets de canal court peut être encore améliorée par rapport à celle des composants planaires grâce à l'utilisation de structures à grilles multiples qui renforcent le contrôle électrostatique du canal. Intel a annoncé récemment que sa prochaine génération de microprocesseurs, dénommée Ivy Bridge, utilisera une technologie 22 nm en remplacement de la technologie 32 nm de Sandy Bridge. Ivy Bridge utilisera des transistors de type Tri-gate FinFET pour éviter les effets de canal court. Cette architecture rend possible la réduction des dimensions du transistor, et en conséquence une réduction de la consommation et une augmentation de la fréquence d'horloge. Intel prévoit que cette technologie FinFET 22 nm sera 37% plus rapide et économisera 50% de la puissance active par rapport à la technologie 32 nm actuelle. Au-delà, les architectures à grille complètement enrobante (GAA, pour Gate-All-Around) constituent l'architecture optimale en termes de contrôle électrostatique du canal. Ce sont des architectures 3D dans lesquelles la grille entoure complètement le canal. Pour les sections les plus faibles, le canal tend vers une structure de nanofil pseudo-1D. On parle alors de NW-FET (Nanowire FET). <br> <br> <li> Le transistor FinFET - Influence de la rugosité de surface</li> <br> Pour résumer ce qui vient d'être dit, la première amélioration qui peut être apportée pour repousser l'apparition des effets de canal court, et permettre ainsi une réduction des dimensions, consiste à réduire l'épaisseur du body en utilisant un substrat FD-SOI. Le contrôle électrostatique est encore amélioré grâce à l'utilisation de grilles multiples, ce qui permet de relâcher un peu les contraintes sur les épaisseurs de diélectrique de grille et du body, réduisant de ce fait le risque de dispersion technologique. Les premières mises en œuvre industrielles utilisent l'architecture FinFET. Outre son excellente résistance aux effets de canal court, celle-ci présente l'atout de ne pas nécessiter de prise de contact enterrée. Dans le FinFET, la largeur de l'aileron joue le même rôle que l'épaisseur du body et son ajustement permet d'obtenir une pente sous le seuil élevée, un coefficient de body faible et une vitesse de commutation élevée, ce qui le rend très attractif. Certaines étapes de fabrication restent toutefois délicates. C'est le cas de la structuration des ailerons. Par exemple, le parfait contrôle de la largeur des ailerons et de la forme des flancs qui doivent être parfaitement verticaux impose de faire appel à une gravure ionique réactive (RIE). Ce n'est pas gênant pour la face supérieure de l'aileron, qui est protégée par un masque dur, mais cela peut dégrader les faces verticales et les rendre rugueuses. Or l'interaction avec la rugosité de surface est le mécanisme principal qui limite la mobilité des porteurs en forte inversion. Il y a donc un risque de dégrader les propriétés de transport et, dans le pire des cas, de réduire le courant Ion en régime passant. C'est ce que nous avons voulu étudier. Comme la rugosité a un impact direct sur le transport, elle peut en principe être extraite d'une analyse détaillée de la mobilité. Ceci permet d'obtenir une information directe sur l'état des interfaces dans le transistor réel, information précieuse pour guider l'optimisation technologique. Nous présentons ici une méthode expérimentale qui fournit une évaluation quantitative de la contribution de la rugosité. Elle est basée sur une analyse détaillée de l'influence de la largeur de l'aileron sur les caractéristiques électriques en fonction de la polarisation de grille et de la température. Les FinFETs utilisés pour cette étude ont été fabriqués par l'IMEC (Leuven) sur substrat SOI, avec une épaisseur de BOX de 145 nm. Ils n'utilisent pas de technique de contrainte mécanique intentionnelle. Le canal est non dopé, avec une concentration résiduelle de bore de 10^15 cm^-3, de façon à éviter les interactions avec les impuretés ionisées et à atteindre une mobilité plus élevée. Le diélectrique de grille, HfSiON, est déposé par MOCVD, pour une épaisseur équivalente d'oxyde de 1.7 nm. Une couche de TiN, déposée par PVD est utilisée comme métal de grille. Elle est recouverte de 100 nm de silicium polycristallin. Les plots de source et de drain sont fortement dopés, à 2x10^20 cm^-3, et sont séparés de la grille de 0.2 µm. La zone d'accès sous les espaceurs verticaux est longue de 50 nm, avec un dopage de 5x10^19 cm-3. La hauteur de l'aileron est constante sur la plaque, avec une valeur de 65 nm, et le masque intègre des transistors de largeur d'aileron variable de 10 nm à 10 µm. Notez que la pente des courbes ID-VG, la transconductance, est nettement plus faible à 77 K qu'à température ambiante. Dans les transistors NMOS, le courant de drain décroît même à forte tension de grille (au dessus de 1.3 V). Il est possible de décorréler les composantes associées à la surface supérieure et aux flancs de l'aileron en analysant la variation du courant avec la largeur Wfin de l'aileron. On obtient une variation linéaire dont l'extrapolation à largeur nulle fournit la composante IDside du courant associée aux parois latérales, avec une largeur de grille équivalente égale à 2xHfin. Ce courant ne représente bien entendu pas le courant qui circulerait dans un aileron de largeur nulle, mais la composante du courant qui circule le long des flancs dans les ailerons de largeur suffisante pour que les effets de couplages entre faces soient négligeables. Le courant qui circule le long de la face supérieure de l'aileron est obtenu par différence de IDside avec le courant total. Pour analyser ces courbes il faut se rappeler des caractéristiques des principaux processus d'interaction qui sont susceptibles de limiter la mobilité: les interactions Coulombiennes sont d'autant plus efficaces qu'on est en plus faible inversion, elles sont écrantées en forte inversion et varient peu avec la température ; l'interaction avec les phonons décroît fortement quand la température décroît, du fait du gel des phonons ; enfin, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction en forte inversion, du fait de sa variation en carré du champ effectif Eeff, elle dépend peu de la température. On retrouve ces différents comportements sur les courbes mesurées. On observe en premier lieu que les courbes µeff(Ninv) présentent en faible inversion une pente positive caractéristique d'une interaction Coulombienne. Cette contribution Coulombienne est encore plus visible à basse température dans la mesure où elle devient le mécanisme d'interaction dominant du fait du gel des phonons. En forte inversion, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction, du fait de sa variation en carré du champ effectif Eeff. Or en forte inversion (Ninv>5x10^12 cm^-2), on observe que la mobilité associée aux flancs décroît plus fortement que celle de la face supérieure, ce qui indiquerait donc que les flancs sont plus rugueux que la face supérieure. En ce qui concerne les flancs, l'analyse qualitative de ces courbes indique donc que la mobilité μeffside est dominée par la rugosité en forte inversion, tandis qu'en faible inversion on est en présence d'interactions avec les phonons et les impuretés Coulombiennes. En ce qui concerne la face supérieure, on observe un comportement général similaire mais μefftop reste sensible à la température même en forte inversion ce qui montre que l'interaction avec les phonons n'est pas complètement masquée par l'interaction avec la rugosité de surface ce qui correspondrait bien à une rugosité moindre pour la face supérieure. Cette différence de rugosité se traduit par une mobilité maximum plus faible sur les flancs (μeffside=600 cm2/Vs and μefftop=650 cm2/Vs at 77K). Dans PMOS, μeffside ne présente pas une aussi forte dégradation en forte inversion que pour les NMOS et elle reste sensible à la température, ce qui indique que la mobilité le long des flancs n'est pas autant dégradée par la rugosité dans le PMOS que dans le NMOS. Ceci ne signifie pas que les caractéristiques physiques de la rugosité sont différentes dans les deux types de composants. C'est son influence sur la mobilité qui est différente. Ce résultat est à rapprocher de résultats antérieurs obtenus dans des transistors sur substrat massif pour expliquer pourquoi les mobilités de trous et d'électrons présentent une dépendance différente avec le champ effectif dans le régime de forte inversion dominé par l'interaction avec la rugosité de surface. Il a été montré par simulation que cette différence de comportement pouvait s'expliquer en tenant compte du fait que, du fait de la différence des structures de bandes, le vecteur d'onde des trous à l'énergie de Fermi, kF, est plus grand pour les trous que pour les électrons, de sorte que les deux types de porteurs ne sont pas sensibles aux mêmes longueurs d'ondes dans la statistique de distribution spatiale de la rugosité. Afin de quantifier la contribution de l'interaction avec la rugosité de surface au courant pour les deux types d'interface, nous avons extrait directement le paramètre de dégradation de la mobilité par le champ effectif, θ2. Ce paramètre traduit le terme de dégradation de second degré, associé à la présence d'une rugosité de surface. Pour obtenir une information quantitative, il faut cependant le normaliser par rapport μ0. Il ne peut pas être utilisé directement car il dépend de la température alors que l'interaction avec la rugosité n'en dépend pas. Cette dépendance est en réalité un reflet de la dépendance en température de μ0. Le paramètre adéquat pour caractériser l'influence de la rugosité est donc θ2/μ0. Ce paramètre peut être également extrait directement de la dérivée par rapport à VG de l'inverse de la mobilité effective. Pour les NMOS, l'interaction avec la rugosité d'interface est environ trois fois plus élevée pour les flancs que pour la face supérieure. Cela correspond à une augmentation d'un facteur 1.7 du coefficient Δ*λ, où Δ est l'écart-type de la rugosité et λ la longueur d'auto-corrélation. Pour les PMOS, on n'observe pas de différence significative entre les valeurs de θ2/μ0 obtenues pour les flancs et pour la face supérieure. Ceci indiquerait que, comme pour les transistors sur substrat massif, les trous sont moins affectés par la rugosité d'interface ou, du moins, sont affectés par une rugosité à plus grande longueur d'onde pour laquelle le procédé RIE joue un rôle négligeable. Il n'en reste pas moins que la rugosité des flancs dégrade la mobilité des NMOS de façon significative, ce qui confère toute leur importance aux études menées actuellement pour améliorer la gravure et mettre au point des procédés de post-traitement. <br> <br> <li>MOSFET SiGe à nanofils: Interactions avec les phonons et les défauts Coulombiens</li> <br> Avec la technologie CMOS conventionnelle, les MOSFET de type P présentent une mobilité plus faible que les MOSFET de type N, du fait des différences dans les structures des bandes de valence et de conduction et, en particulier, des différences de masse effective, plus grande pour les trous que pour les électrons. L'ingénierie de la contrainte et l'utilisation de germanium ou d'alliages SiGe dans les PMOS permet de compenser ce handicap. L'application d'une contrainte mécanique se traduit par une modification de la masse effective et par une levée de dégénérescence des bandes de trous lourds et de trous légers. En particulier, l'application d'une contrainte compressive uniaxiale se traduit par une diminution de la masse effective des trous et par une réduction des interactions inter-vallées qui améliorent toutes deux la mobilité. Avec l'amélioration des technologies de fabrication des substrats SOI, il est désormais possible de réaliser des substrats de silicium contraint sur isolant (s-SOI, pour strained SOI). Ceux-ci sont obtenus en transférant sur isolant une couche de silicium contraint épitaxié sur un substrat SiGe relaxé. Le silicium ainsi transféré est en contrainte biaxiale en tension. L'amélioration de la mobilité des trous est moins importante que pour la contrainte uniaxiale et le décalage de tension de seuil est plus grand. Les PMOS SiGe à nanofils que nous avons caractérisés ont été fabriqués au CEA/LETI sur des substrats de type SOI d'orientation (100). Deux types de substrats ont été utilisés: un substrat standard et un substrat en tension biaxiale (1.3 GPa) qui ont été utilisés pour réaliser des nanofils SiGe respectivement en compression (sur substrat SOI) et non contraints (sur substrat s-SOI). Ils intègrent dans les deux cas une grille high-k/metal. Les détails du processus de fabrication sont décrits dans la référence. Les caractéristiques sont mesurées dans le régime linéaire de fonctionnement, avec une polarisation de drain VD faible, fixée à 10 mV, et pour une tension de grille variant de 0.3 V à 2 V. Ces mesures sont faites à température ambiante. On constate que les différentes structures présentent un bon contrôle de grille à l'exception notable des composants non contraints et courts pour lesquels la pente sous le seuil atteint 580 mV/dec. Les dispositifs longs présentent des pentes sous le seuil (SS) de 67 mV/dec et 65 mV/dec, donc proches de leur valeur idéale à cette température (60 mV/dec), pour les canaux non contraints et contraints. En revanche, la pente sous le seuil ne reste maîtrisée en canal court que dans le cas où SiGe est contraint en compression (100 mV/dec). Nous avons analysé également la dépendance en température de la tension de seuil Vth. La dérivée dVth/dT peut en effet être utilisée pour extraire le dopage moyen dans le canal. Nous en déduisons que le dopage moyen dans le canal des transistors à canal SiGe non contraint est environ 25 fois plus élevé que dans les transistors contraints en compression, bien que le procédé de fabrication soit identique. Les courbes µeff(Ninv) ainsi extraites ont été tracées, pour les transistors non contraints et contraints en compression, pour des canaux courts et longs, et pour des températures allant de 77 K à 300 K. Avec SiGe contraint, les transistors courts et longs se comportent de façon similaire, avec une augmentation de la mobilité à basse température. Ce comportement est typique d'un transport dominé par les phonons (gel des phonons à basse température). On retrouve ce comportement pour SiGe non contraint, mais seulement pour les canaux longs. Pour les canaux longs, on trouve que la mobilité est améliorée d'un facteur 3,5 environ pour les transistors à canal SiGe contraint en compression. Cette amélioration attendue théoriquement montre que la contrainte en compression est bien présente, même pour les canaux de 600 nm, malgré le début de relaxation que peut produire le flambage des fils pour cette longueur. Par opposition, les canaux courts non contraints montrent un comportement opposé avec les autres cas, avec une diminution de mobilité à basse température, particulièrement en faible inversion. Ce type de comportement est normalement observé lorsque les interactions Coulombiennes prennent le pas sur les interactions avec les phonons. La mobilité est alors dégradée. De façon cohérente, on observe de fait que la mobilité apparente des transistors à canal court est environ 6.5 fois plus faible pour les canaux non contraints que pour les canaux contraints, au lieu du facteur 3.5 observé pour les canaux plus longs. Dans une deuxième étape, de façon à décorréler les différents types d'interaction présentes de façon plus quantitative, nous avons extrait des courbes µeff(Ninv) la mobilité en champ faible µ0 qui permet d'obtenir un bon accord entre la courbe expérimentale et le modèle classique. Dans ce modèle, θ1 est le facteur d'atténuation de premier ordre de la mobilité. Il intègre tous les effets participant à la dégradation de mobilité sous l'effet d'un champ transverse et, par conséquent, l'influence de la rugosité de surface. Au premier ordre, la mobilité à faible champ µ0 résulte donc des rôles combinés des interactions avec les phonons et avec les défauts, neutres ou chargés. La mobilité faible champ augmente à basse température dans tous les cas, sauf pour les transistors à canal SiGe non contraint les plus courts. Les dépendances en température pour les interactions avec les phonons, les défauts neutres et les défauts chargés étant connues, il est possible de reconstituer ces courbes µ0(T) expérimentales par une combinaison linéaire de ces trois types d'interactions. C'est ce qui a été fait dans une troisième étape. Les trois types d'interactions sont nécessaires pour obtenir un bon accord. Il n'est pas possible de négliger les interactions avec les défauts neutres. Les interactions avec les défauts neutres et avec les défauts chargés (centres Coulombiens) ont été regroupées entre elles sous le terme interaction avec les défauts. On constate bien que l'interaction avec les phonons est prépondérante pour tous les transistors contraints en compression ainsi que pour les transistors non contraints les plus longs (600 nm). L'interaction avec les défauts est prépondérante sur toute la gamme de température pour les transistors non contraints les plus courts (40 nm). Les canaux de 100 nm représentent un cas intermédiaire où les interactions avec les défauts sont prépondérantes à basse température tandis que l'interaction avec les phonons reprend le dessus à température ambiante. Pour les transistors à canal SiGe contraint, le raccourcissement du canal ne modifie pas significativement le poids relatif des interactions avec les défauts. Pour les transistors à canal non contraint, la contribution relative des défauts est beaucoup plus importante. Elle peut atteindre 98% du total pour les canaux les plus courts. Nous proposons d'interpréter l'ensemble de ces résultats de façon cohérente en considérant d'une part que le dopant utilisé pour implanter les source et drain du transistor diffuse vers le canal par un processus de diffusion assistée par les défauts ponctuels d'implantation (lacunes, interstitiels et amas neutres ou chargés) et, d'autre part, que cette diffusion assistée est moins rapide lorsque SiGe est contraint en compression. La première hypothèse est cohérente avec de nombreuses études sur la diffusion accélérée du bore des source et drain pendant les recuits d'activation, aussi bien dans les transistors bipolaires que dans les transistors MOS. La seconde est cohérente avec des conclusions proposées dans la littérature dans le cas de films SiGe. C'est cependant la première fois qu'un tel effet serait mis en évidence dans des nanofils. Avec ces hypothèses, une zone perturbée comportant des défauts neutres et chargés serait présente près des source et drain du transistor. Cette zone d'étendrait sur une distance plus importante dans les canaux SiGe non contraints. Elle expliquerait que ces dispositifs soient moins résistants aux effets de canal court puisque leur longueur effective de canal serait plus courte. Elle expliquerait également que le dopage moyen dans le canal paraisse plus élevé dans les transistors non contraints. Elle expliquerait enfin l'importance des interactions avec les défauts dans les dispositifs SiGe non contraints les plus courts. Notons que du point de vue des applications, ces résultats sont également importants en ce qu'ils montrent que l'utilisation de SiGe contraint en compression a en réalité un intérêt double: il permet d'augmenter la mobilité et permet en outre d'atteindre des longueurs de canal plus faibles en limitant la diffusion latérale des zones dopées de source et drain. <br> <br> <li>Le transistor sans jonction (JLT) - Conduction en volume et réduction des effets de canal court</li> <br> Le transistor sans jonction est un transistor dans lequel le dopage est de même type de la source au drain. Dans les versions les plus simples d'un point de vue technologique, les implantations de source et drain sont même supprimées et le dopage est entièrement uniforme. C'est donc un dispositif dans lequel la conduction est bloquée par désertion de ce canal dopé et dans lequel il est possible de créer un canal d'accumulation à forte tension de grille. Ce dispositif n'est devenu intéressant qu'avec la capacité à maîtriser des films semi-conducteurs très minces sur isolant. Ce n'est qu'à cette condition qu'il est possible d'obtenir un dispositif normalement bloqué (composant bloqué à tension de grille nulle, propriété nécessaire au fonctionnement normal d'une porte CMOS) avec des matériaux de grille présentant des valeurs usuelles de travail de sortie. Le fonctionnement du JLT est déterminé par deux tensions de référence: la tension de grille Vfb permettant d'obtenir des bandes plates à l'interface semi-conducteur / oxyde de grille et la tension de seuil Vth permettant de déserter le film dopé. En dessous de Vth le canal est complètement déserté ; entre Vth et Vfb il est partiellement déserté, avec une conduction en volume ; au dessus de Vfb un canal d'accumulation se forme en outre à l'interface avec l'oxyde de grille. De par son principe de fonctionnement, le JLT est en principe moins sensible aux défauts d'interface. Dans un MOS à inversion classique, ces défauts sont en partie écrantés en forte inversion. Ils se font sentir principalement en faible inversion, lorsqu'on passe du régime de déplétion au régime d'inversion: le niveau de Fermi au voisinage de l'interface balaye alors la totalité de la bande interdite, ce qui n'est pas le cas dans le JLT. Il est également possible d'obtenir une même charge surfacique avec des champs transverses plus faibles que dans les MOS à inversion, un canal moins confiné en surface et par conséquent une moindre dégradation des propriétés de transport par la rugosité de surface. En contrepartie, l'interaction avec les dopants est toutefois plus importante. Le JLT présente par rapport au MOS à inversion un certain nombre d'avantages, qui motivent les recherches actuelles sur ce composant: (i) il est plus facile à fabriquer puisqu'il n'est plus nécessaire d'assurer l'auto-alignement des source et drain par rapport à la grille (le dopage est uniforme), (ii) les effets de canal court sont en principe réduits ce qui permet de contrôler le DIBL et la pente sous le seuil jusqu'à des longueurs de grille très agressives, (iii) la dégradation de mobilité avec le champ transverse est en principe réduite, (iv) la résistance aux effets de canal court permet de relaxer les contraintes sur l'épaisseur du diélectrique de grille. Cependant ce dispositif demande à être étudié plus en détail. Au cours de cette thèse nous avons pu vérifier sur des composants de Tyndall le rôle important des impuretés ionisées sur la mobilité de canal qui est de ce fait très faible par rapport à ce qui peut être obtenu dans un MOS à inversion. <br> <br> <li>Les nanofils silicium en tant que capteurs - Bruit basse fréquence et limite de détection</li> <br> Dans le dernier chapitre de cette thèse, nous nous intéressons enfin à l'utilisation des nanofils de silicium pour la réalisation de capteurs. La structuration du matériau sous forme de nanofils permet en effet d'augmenter le rapport surface/volume. Une modification minime de la charge sur la surface externe peut modifier le niveau de Fermi dans la section entière du nanofil, ce qui ouvre la voie à une détection électrique de cette modification de charge. Cette dernière peut résulter par exemple d'une transition entre deux états rédox d'une molécule ou d'une hybridation d'ADN. La possibilité de faire croître ces nanofils par des techniques de type "bottom-up" permet d'envisager des techniques de fabrication faible coût où le capteur est réalisé au niveau du "back-end of line" ou en "above-IC", au dessus du circuit d'adressage et de contrôle qui pourrait être intégré à l'étage CMOS. Avant d'envisager une fabrication, nous avons abordé ce sujet de façon théorique pour disposer dans un premier temps d'ordres de grandeur concernant les sensibilités qui peuvent être espérées en fonction des dimensions et du niveau de dopage des nanofils. Nous avons établi un modèle analytique simplifié, validé par des simulations par éléments finis réalisées sous FlexPDE. Pour cette approche simplifiée, nous avons supposé que la charge externe est répartie de façon homogène à la surface du nanofil. Les effets de discrétisation de la charge ne sont pas pris en compte. On calcule la variation relative de conductance G/G0, G0 étant la conductance en l'absence de charge externe, qui résulte d'une variation de la densité surfacique de charges externe Next en résolvant l'équation de Poisson dans une section transverse et une équation de dérive-diffusion selon l'axe du nanofil. Dans la plupart des publications, c'est cette variation relative de conductance qui est utilisée pour caractériser la sensibilité du nanofil en tant que capteur. Par définition, la sensibilité d'un capteur ne devrait pas dépendre de la valeur particulière de la valeur d'entrée. Dans la suite, nous considérons en fait G/G0 comme l

This dissertation presents the design and implementation of a 16-channel sinusoidal generator to stimulate microfluidic devices that use electrokinetic forces to manipulate particles. The generator has both, independent frequency and independent amplitude control for each channel. The stimulation system is based upon a CMOS application specific (ASIC) device developed using 0.35μm technology. Several generator techniques were compared based on frequency range, total harmonic distortion (THD), and on-chip area. The best alternative for the microfluidic applications is based in a triangle-to-sine converter and presents a frequency range of 8kHz to 21MHz, an output voltage range of 0V to 3.1VPP , and a maximum THD of 5.11%. The fabricated device, has a foot-print of 1560μm×2030μm. The amplitude of the outputs is extended using an interface card, achieving voltages of 0V to 15VPP . The generator functionality was tested by performing an experimental set-up with particle trapping. The set-up consisted of a mi-cromachined channel with embedded electrodes configured as two electrical ports located at different positions along the channel. By choosing specific amplitude and frequency values from the generator, different particles suspended in a fluid were simultaneously trapped at different ports. The multichannel stimulator presented here can be used in many microfluidic experiments and devices where particle trapping, separation and characterization is desired.