Cette thèse porte sur les défis techniques et technologiques dans la conception des architectures mobiles d'émission " tout numérique " reconfigurables fonctionnant dans les bandes cellulaires pour les standards GSM, W-CDMA, HSUPA et LTE. Avec l'évolution constante des besoins en communication, les terminaux mobiles doivent être en mesure de couvrir différents standards à partir d'une même architecture, en fonction des bandes de fréquences libres, du débit et des contraintes spectrales. Dans un but de réduction des coûts, de consommation et d'une plus grande intégration, de nouvelles architectures dites multistandards se sont développées permettant à un seul émetteur d'adresser chaque standard au lieu de paralléliser plusieurs architectures radio chacune dédiée à un standard particulier. Depuis plusieurs années ont émergé des technologies nanométriques telles que le CMOS 90nm ou 65nm, ouvrant la voie à une plus grande numérisation des blocs fonctionnels des architectures jusqu'alors analogiques. Dans cette étude, nous identifions les évolutions possibles entre " monde analogique " et " monde numérique " permettant de déplacer la limite de la bande de base jusqu'à l'amplificateur de puissance. Plusieurs architectures ont été étudiées avec des degrés de numérisation progressifs jusqu'à atteindre l'architecture " tout numérique " englobant une partie de l'amplification de puissance. Un travail approfondi sur l'étude des différents standards cellulaires mené conjointement avec l'implémentation et la simulation de ces architectures, a permis d'identifier les différents verrous technologiques et fonctionnels dans le développement d'architectures " tout numérique ". Les contraintes de pollution spectrale des raies de sur-échantillonnage sont apparues comme dimensionnantes. Pour chaque bande de chaque standard, ces contraintes ont été évaluées, afin de définir une méthode d'optimisation des fréquences de sur-échantillonnage. Cependant un filtrage externe reste nécessaire. Une deuxième étape nous a amené à identifier et concevoir une technique de filtrage passe bande reconfigurable pour les bandes cellulaires de 1710 à 1980MHz avec au moins 60MHz de largeur de bande afin d'adresser le standard LTE, et 23dB d'atténuation à 390MHz du centre de la bande pour adresser le pire cas de filtrage (bandes 1, 3 et 10 en W-CDMA). Nous avons alors conçu et implémenté un filtre reconfigurable à inductances actives, afin de garantir reconfigurabilité et très faibles pertes d'insertion. Cette thèse a donc permis à partir d'une problématique actuelle et au travers d'une démarche d'identification des limites des architectures " tout numérique ", de proposer un prototype de filtre adapté. Ce filtre a été conçu en CMOS 65nm, réalisé et mesuré, les performances sont conformes aux exigences requises.

Les nanostructures métalliques sont le siège de résonances plasmoniques qui permettent de confiner le champ électromagnétique et de contrôler la lumière à une échelle très sublongueur d'onde. Les travaux de cette thèse portent en premier lieu sur la conception de structures plasmoniques agissant en absorption. Dans cette thèse, j'ai dimensionné, fabriqué et caractérisé des résonateurs métal / isolant / métal verticaux (sillons à grand rapport d'aspect) qui présentent une absorption totale dans l'infrarouge. Par ailleurs, j'ai étudié le couplage fort dans ces résonateurs qui mène à de très grands facteurs de qualité. Je montre qu'on peut également coupler plusieurs résonateurs pour faire du tri de photons et de l'absorption large bande. D'autre part, les systèmes plasmoniques deviennent plus complexes, et leur dimensionnement rapide passe par une réduction du temps de calcul. J'ai développé une méthode modale basée sur les B-splines qui permet, grâce à l'utilisation de matrices creuses, d'accélérer les calculs. De telles méthodes peuvent être utilisées conjointement avec un algorithme métaheuristique pour dimensionner des fonctions optiques, par exemple un absorbant large bande ou un filtre passe bande.

Au-delà de la formidable évolution en termes de complexité du circuit électronique en soi, son adoption et sa diffusion ont connu, au fil des dernières années, une explosion dans un très grand nombre de domaines distincts. Un système sur puce peut incorporer une combinaison de composants aux fonctionnalités très différentes. S'assurer du bon fonctionnement de chaque composant, et du système complet, est une tâche primordiale et épineuse. Dans ce contexte, l'Assertion-Based Verification (ABV) a considérablement gagné en popularité ces dernières années : il s'agit d'une démarche de vérification où des propriétés logico-temporelles, exprimées dans des langages tels que PSL ou SVA, spécifient le comportement attendu du design. Alors que la plupart des solutions d'ABV existantes se limitent au niveau transfert de registres (RTL), la contribution décrite dans cette thèse s'efforce de résoudre un certain nombre de limitations et vise ainsi une solution mature pour le niveau transactionnel (TLM) de SystemC. Une technique efficace de construction de moniteurs de surveillance à partir de propriétés PSL est proposée : cette technique, inspirée d'une approche originale existante pour le niveau RTL, est ici adaptée à SystemC TLM. Une méthode spécifique de surveillance des actions de communication à haut niveau d'abstraction est également détaillée. Les possibilités offertes par la technique présentée sont significativement étendues en proposant, pour les propriétés écrites en langage PSL, à la fois un support formel et une mise en oeuvre pratique pour des variables auxiliaires globales et locales, qui constituent un élément essentiel lors des spécifications à haut niveau d'abstraction. Tous ces concepts sont également implémentés dans un outil prototype. Afin d'illustrer l'intérêt de la solution proposée, diverses expérimentations sont effectuées avec des designs aux dimensions et complexités différentes. Les résultats obtenus permettent de souligner le fait que la méthode de vérification dynamique suggérée reste applicable pour des designs de taille réaliste.

L'objectif de cette étude est de fournir des éléments d'évaluation des futures technologies CMOS au niveau circuit. Dans ce but, des kits de conception prédictifs sont élaborés. Ces kits reposent sur la modélisation prédictive des futurs dispositifs et des interconnexions, ainsi que sur le paramétrage des outils nécessaires au déroulement d'un flot digital dans le cadre de futures technologies. Les résultats des évaluations réalisées grâce à ces kits mettent en évidence une augmentation drastique des délais d'interconnexion laissant augurer d'importants problèmes d'ajout de répéteurs pour les futurs circuits. A court terme (32nm), l'évaluation réalisée dans le cadre d'un flot digital entièrement prédictif montre que les problèmes posés par les délais d'interconnexion ne semblent pas encore jouer un rôle important pour les blocs de faible dimension. Concernant la variabilité des dispositifs, qui affecte tout particulièrement les circuits de type mémoires SRAM, une stagnation à des niveaux non acceptables est observée pour les technologies futures. Cependant, à court terme, des solutions consistant à utiliser des dispositifs faiblement dopés sont identifiées. L'intérêt d'une nouvelle mémoire SRAM, dont le principe réside dans l'utilisation de dispositifs faiblement dopés seulement pour les transistors NMOS, est également démontré.

Le contexte des applications de communication visuelle évolue vers l'introduction de fonctionnalités qui dépassent la simple compression d'images: accès universel, interactivité basée-contenu, intégration de contenus hybrides synthétiques-naturels. Une brève introduction au codage avancé d'images permet d'entrevoir l'évolution de la puissance de calcul et de la généricité requises pour l'implémentation de ces systèmes de "deuxième génération". Une synthèse sur l'évolution des circuits VLSI dédiés à l'analyse, la compression et le rendu d'images permet une réflexion sur les limitations architecturales des "processeurs multimédia". Cette thèse propose de combiner le parallélisme massif et l'asynchronisme à grain fin pour apporter de nouvelles perspectives de conception conjointe d'algorithmes et d'architectures VLSI numériques. Une introduction aux différentes notions d'asynchronisme, aux niveaux langage, algorithme, architecture, circuit VLSI, permet de mieux cerner leur sens et les potentiels qu'elles offrent. L'application d'un asynchronisme fonctionnel au filtrage morphologique d'images a abouti à la réalisation d'un réseau VLSI cellulaire asynchrone spécifique comprenant 800.000 transistors en technologie CMOS 0.5µ. La combinaison du parallélisme et de l'asynchronisme est finalement généralisée à travers la définition d'une architecture de coprocesseur programmable pour l'analyse-rendu d'images. L'évaluation de plusieurs primitives algorithmiques originales, basées sur un contrôle mixte SPMD-cellulaire-associatif-flot de données, illustre l'utilisation conjointe de l'asynchronisme à différents niveaux. Ce travail démontre que le relâchement des contraintes de synchronisation et de séquencement, de la spécification à la réalisation matérielle, favorise l'exploitation du parallélisme inhérent aux algorithmes et des potentiels des technologies VLSI.

This thesis presents a work which has been devoted to the growth of silicon thin films on crystalline silicon for photovoltaic applications by means of RF PECVD. The primary goal of this work was to obtain an amorphous growth on any c-Si surface in order to provide an efficient passivation, as required in heterojunction solar cells. Indeed, we demonstrated that epitaxial or mixed phase growths, easy to obtain on (100) Si, would lead to poor surface passivation. We proved that growing a few nm thin a-Si1-xCx:H alloy film was an efficient, stable and reproducible way to hinder epitaxy while keeping an excellent surface passivation by the subsequent deposition of a-Si:H films. Process optimization mainly based on Spectroscopic Ellipsometry, Effective lifetime measurements (Sinton lifetime tester) and current-voltage characterization led us to demonstrate that it was possible to obtain a-Si:H/c-Si heterojunction solar cells with stable VOC of 710 mV and FF of 76 % on flat (n) c-Si wafers, with solar cells of 25 cm2 whose metallization was realized by screen-printing technology. This work has also demonstrated the viability of a completely dry process where the native oxide is removed by SiF4 plasma etching instead of the wet HF removal. Last but not least, the epitaxial growth of silicon thin films, undoped and n or p-type doped, on (100)-oriented surfaces has been studied by Spectroscopic Ellipsometry and Hall effect measurements. We have been able to fabricate homojunction solar cells with a p-type emitter as well as p-i-n structures with an undoped epitaxial absorber on a heavily-doped (p) c-Si wafers.

L'alimentation des circuits à très faible tension, permettant une efficacité énergétique multipliée par 10, répond aux contraintes des applications mobiles, au prix d'une variabilité accrue limitant la prédiction des résultats et nécessitant des efforts et méthodologies de conception spécifiques. Cette thèse associe la conception à très faible tension aux exigences industrielles, et présente le développement de cellules digitales optimisées pour la très faible tension, par une méthodologie indépendante de la technologie. Ces cellules, validées par des mesures sur silicium en technologie CMOS 40nm, ont conduit à la fabrication d'un circuit numérique, dont le test met en évidence les adaptations permettant d'améliorer le rendement. Enfin, une cellule mémoire a été conçue et optimisée à très faible tension, ainsi que des solutions d'assistance en lecture et en écriture pour renforcer la tolérance à la variabilité. Un démonstrateur 128kb est fabriqué en 65nm pour valider ces développements.

Selon l'ITRS, le transistor à nanotube de carbone est une des alternatives prometteuses au transistor MOS Silicium notamment en termes de taille de composant et d'architectures de circuits innovantes. Cependant, à l'heure actuelle, la maturité des procédés de fabrication de ces technologies ne permet pas de contrôler finement les caractéristiques électriques. C'est pourquoi, nous proposons un modèle compact basé sur les principes physiques qui gouvernent le fonctionnement du transistor à nanotube. Cette modélisation permet de lier les activités technologiques à celles de conception de circuit dans le contexte de prototypage virtuel. Pour peu qu'elle inclut des paramètres reflétant la variation des procédés, il est alors possible d'estimer les erformances potentielles des circuits intégrés. Le transistor à nanotube de carbone à modulation de auteur de barrière (C-CNFET), i.e. " MOS-like ", est modélisé analytiquement en supposant le transport balistique des porteurs dans le canal. Le formalisme de Landauer est utilisé pour décrire le courant modulé par le potentiel du canal calculé de façon auto-cohérente avec la charge associée selon le potentiel appliqué sur la grille. Le modèle du transistor à nanotube de carbone double grille, DG-CNFET est basé sur celui du C-CNFET. Ce transistor est de type N ou P selon la polarisation de la grille supplémentaire. Ce transistor est modélisé de manière similaire pour les 3 régions : la partie interne modulée par la grille centrale, et les accès source et drain modulés par la grille arrière. La charge, plus complexe à calculer que celle du C-CNFET, est résolue analytiquement en considérant différentes plages de polarisation et d'énergie. Le modèle du DG-CNFET a été mis en oeuvre dans le cadre d'architectures de circuits électroniques innovants : une porte logique à 2 entrées comportant 7 transistors CNFET dont 3 DG-CNFET pouvant, selon la polarisation des 3 entrées de configuration, réaliser 8 fonctions logiques différentes.

Dans cette étude, nous nous intéressons aux outils de génération de logiciel embarqué ciblant des plateformes multi-tuiles hétérogènes. Dans ces plateformes, un système sur puce multiprocesseurs hétérogène (ou tuile) est répliqué et connecté par des réseaux externes à la tuile, extensibles et commutés par paquets. Ces outils se basent sur une représentation abstraite de l'architecture, de l'application et du déploiement des éléments applicatifs sur les éléments de l'architecture. Programmer de zéro ces architectures complexes n'est pas concevable, cependant nous ne pouvons nous contenter des environnements de programmation embarqués classiques en raison de l'hétérogénéité de la tuile de base, qui embarque des RISCs, des DSPs et une infrastructure interne à la tuile non uniforme et complexe. L'un des enjeux dans ce contexte est de masquer cette complexité au programmeur de l'application pour qu'il puisse se concentrer sur l'écriture de son programme sans se soucier dans un premier temps de son déploiement sur la plateforme cible. L'une des difficultés des systèmes multi-tuiles est le nombre de chemins de communication que ceux-ci proposent, c'est pourquoi nous nous concentrons dans ce manuscrit sur la gestion (transparente pour le programmeur) des communications dans notre flot. Nous définissons donc les informations minimales à inclure dans le modèle d'entrée du flot pour arriver à synthétiser les communications de l'application. Grâce à ces informations, nous arrivons à puiser les composants logiciels de communication adéquats, qui se présentent sous la forme de pilotes d'un système d'exploitation. Cette sélection n'est pas suffisante, il faut ensuite spécialiser ces composants pour chaque canal de communication de l'application afin d'arriver à un résultat correct. En raison du nombre d'unités de calcul de la plateforme ciblée et du nombre de canaux des applications considérées, une automatisation totale du flot est requise, nous abordons donc les difficultés que cela représente en raison du processus de compilation croisé mis en jeu par le flot, et la solution que nous avons retenue pour arriver à un flot fonctionnel. Trois applications (dont une appartenant au monde du calcul de haute performance), écrites par des programmeurs ne maîtrisant pas la plateforme multi-tuiles choisie, ont été soumises à notre flot, qui a généré de manière correcte plusieurs déploiements de ces applications.

Le développement d'objets communicants dédiés aux applications Wireless Personal Area Network (WPAN) à 60GHz vise des débits de l'ordre du GBit/sec. Pour satisfaire la contrainte de faible coût, la technologie CMOS silicium est la plus adaptée. L'utilisation de cette technologie est un challenge en soi afin de concilier les aspects « pertes & rendement » vis à vis des contraintes de puissance. Le but de la thèse est de concevoir des amplificateurs de puissance opérant à 60GHz avec la technologie CMOS 65nm de STMicroelectronics. Cette démarche est progressive car il convient d'analyser puis d'optimiser les performances des composants passifs et actifs constituant l'amplificateur de puissance à l'aide des logiciels de simulations électromagnétique et microélectronique. Finalement, des amplificateurs de puissance ont été réalisés et leurs performances répondent au cahier des charges initialement défini.