De nombreux gènes suppresseurs de tumeurs sont inactivés par hyperméthylation dans les cancers. Cette inactivation serait en partie initiée par la protéine, MBD2 (Methyl-CpG-Binding Domain protein 2). Cette protéine recrute au niveau de séquences méthylées des complexes enzymatiques capables de modifier la structure chromatinienne et crée ainsi des régions fonctionnellement inactives. Dès lors, ce répresseur apparaît être une cible potentielle pour combattre le cancer. Dans cette perspective, rechercher les cibles de MBD2 et comprendre sa capacité à contrôler l'expression génique semblent cruciales. Au cours de deux études gènes candidats, nous avons pu démontrer (i) une réelle spécificité de cible du répresseur méthylationdépendant MBD2 pour les loci hTERT et pS2/TFF1 ; et (ii) un nouveau rôle de la protéine MBD2 en tant que modulateur de l'expression génique. De plus, les actions antagonistes entre le répresseur MBD2 et le trans-activateur naturel du gène pS2, le récepteur aux oestrogènes α, ont été explorées. Puis, l'analyse globale des profils de distribution de MBD2, de la méthylation de l'ADN, ainsi que de l'ARN polymérase II, sur puce promoteur a montré que MBD2 possède toutes les caractéristiques d'un répresseur trancriptionnel méthylation-dépendant. En effet, 74% des promoteurs fixés par MBD2 sont méthylés et cette liaison est associée dans 65% des cas à une répression transcriptionnelle.

Flip Chip in Package (FCIP) has been developed to achieve the assembly process with area array interconnects. Particularly, a high I/O count coupled with finer pitch area array interconnects structured FCIP can be achieved using no-flow underfill assembly process. Using the assembly process, a high, stable yield assembly process recently reported with eutectic lead-tin solder interconnections, 150 µm pitch, and I/O counts in excess of 3000. The assembly process reported created a large number of voids among solder interconnects in FCIP. The voids formed among solder interconnections can propagate, grow, and produce defects such as solder joint cracking and solder bridging. Moreover, these voids can severely reduce reliability performance. Indeed, many studies were conducted to examine the void formation in FCIP. Based on the studies, flip chip geometric design, process conditions, and material formulation have been considered as the potential causes of void formation. However, the present research won't be able to identify the mechanism of void formation, causing a lot of voids in assembly process without consideration of chemical reaction in the assembly process with a fine-pitch, high I/O density FCIP. Therefore, this research will present process technology necessary to achieve high yields in FCIP assemblies using no-flow underfills and investigate the underlying problem of underfill void formation in these assemblies. The plausible causes of void formation will be investigated using experimental techniques. The techniques will identify the primary source of the void formation. Besides, theoretical models will be established to predict the number of voids and to explain the growth behavior of voids in the FCIP. The established theoretical models will be verified by experiments. These models will validate with respect to the relationship between process parameters to achieve a high yield and to minimize voids in FCIP assemblies using no-flow underfill materials regarding process as well as material stand points. Eventually, this research provides design guideline achieving a high, stable yield and void-free assembly process.

Zugl.: Hamburg, Techn. Univ., Diss., 2009

Pour comprendre comment les gènes du développement exercent de multiples fonctions temporelles, nous prenons comme modèle le facteur de transcription Otx2. Celui-ci est impliqué dans la gastrulation, le développement de l’œil, du système olfactif, de la glande pinéale, du thalamus et de la région cranio-faciale. Dans la rétine adulte, deux tissus distincts expriment Otx2 : l’épithélium pigmenté (RPE) et la rétine neurale, contenant les photorécepteurs. L’ablation globale du gène Otx2 entraîne la dégénérescence exclusive des photorécepteurs alors qu’elle modifie l’expression de gènes surtout dans le RPE. Ces faits suggèrent un mécanisme non autonome, confirmé par des expériences de gain et perte de fonction restreintes au RPE. Pour approcher les fonctions de la protéine Otx2 dans la rétine neurale et le RPE, une étude à grande échelle de ses cibles génomiques a été menée. Les profils distincts d’occupation du génome du RPE et de la rétine neurale suggèrent des fonctions différentes d’Otx2. Dans la rétine neurale, ce profil est très proche de celui du facteur paralogue Crx, indiquant une redondance fonctionnelle entre Otx2 et Crx. Nous avons émis l’hypothèse qu’une combinatoire de partenaires protéiques différents permet de moduler l’action d’Otx2 en sélectionnant des cibles génomiques distinctes. Pour identifier cette combinatoire in vivo et la corréler aux fonctions exercées par Otx2, nous avons créé une lignée de souris exprimant une protéine de fusion Otx2-TAP-tag à un niveau physiologique. Cet outil permettra la purification des complexes protéiques Otx2 in vivo et leur identification par analyse protéomique. / In the present work, we study the Otx2 transcription factor as a model to understand how developmental genes achieve multiple functions throughout time. Otx2 is first implied in gastrulation, and then participates to the development of the eye, the olfactory system, the pineal gland, the thalamus and the craniofacial region. Otx2 is expressed in two distinct tissues: retinal pigmented epithelium (RPE) and neural retina including photoreceptors. Global Otx2 gene ablation leads to exclusive photoreceptor degeneration although most of the affected genes are RPE specific. These elements suggest a non-cell-autonomous mechanism, confirmed by RPE restricted gain and loss of function. To understand Otx2 functions in the neural retina and in the RPE, a large scale study of its genomic targets has been yielded. Genome occupancy profiles in RPE and neural retina suggest different Otx2 functions. In the neural retina, Otx2 genome occupancy profile is very close to the one of its paralogue Crx, indicating functional redundancy between both transcription factors. We hypothesized that a different combination of protein partners allows modulating Otx2 action by selecting distinct target genes. To identify Otx2 combinatory in vivo and correlate it to Otx2 functions, we produced a mouse line expressing an Otx2-TAP-tag fusion protein at physiological level. This tool will allow purification of Otx2 protein complexes in vivo and their identification by proteomic analysis.

Cette thèse s’intéresse aux mécanismes permettant d’expliquer plusieurs des fonctions de l’homéogène Otx2 au cours du développement. Une première partie étudie l’importance de la régulation de son expression dans la régionalisation du système nerveux central. A la fin de la gastrulation la frontière d’expression postérieure d’Otx2 déterminera la position de l’organiseur isthmique responsable de l’induction du mésencéphale et du métencéphale. Un modèle murin a été mis au point dans lequel cette frontière est abolie au profit d’une présence uniforme du gène. A l’encontre du modèle actuel, l’isthme est alors correctement induit, et est de plus déplacé antérieurement, signe qu’un seuil net de concentration d’Otx2 est nécessaire à sa fonction régionalisante. Une seconde partie étudie l’importance du contexte cellulaire dans les modalités d’action d’Otx2 au niveau de la rétine adulte. Otx2 est exprimé dans les deux tissus qui composent cet organe, la neurorétine et le RPE. Une étude par ChIP-seq dans ces deux tissus a pu montrer que l’homéogène y occupait des sites de fixation très différents, suggérant des fonctions distinctes. L’écrasante majorité des sites occupés par Otx2 dans la neurorétine l’était également par son paralogue Crx, indice d’une redondance fonctionnelle. Une nouvelle lignée de souris a permis l’analyse des partenaires protéiques d’Otx2 dans la neurorétine, et pu démontrer qu’Otx2 ne formait pas d’interactions avec les autres facteurs de ce tissu, faisant en fait de Crx l’acteur principal de la famille Otx. Cette analyse a également dévoilé une série de partenaires jusque-là inconnus d’Otx2, potentiellement associée à de nouvelles fonctions de la protéine. / The molecular mechanisms explaining several functions of the homeogene Otx2 during embryonic development are the focus of this work. In a first part the importance of the regulation of its expression in the regionalisation of the central nervous system is studied. At the end of gastrulation the posterior border of Otx2 expression will position the isthmic organizer responsible for the induction of the midbrain and hindbrain. A mouse model was developed where this border is replaced by an ubiquitous expression of the gene. Contrary to the predictions of the current model, the organizer then correctly arises, and is shifted anteriorly. A concentration threshold of Otx2 thus appears necessary to its regionalising function. In a second part the importance of the cellular context in Otx2 function in the adult retina is examined. Otx2 is expressed in both tissues of this organ, the neural retina and RPE. A ChIP-seq analysis performed on both tissues revealed that this homeogene occupies very different sets of binding sites, which suggests distinct functions of the transcription factor. Most Otx2-bound sites in the neural retina were also bound by its paralogue Crx, with which a functional redundancy may therefore exist. A new mouse line finally allowed the study of the complete Otx2 interactome in the neural retina; this analysis showed that Otx2 does not interact with other important transcription factors of this tissue, and that Crx may therefore be the main actor of the Otx family in neural retina function. It also led to the discovery of a series of previously unknown partners of Otx2, which could be associated to new functions of this homeogene.

La ségrégation active des molécules d'ADN chez les bactéries compte sur l'assemblage d'une structure nucléoprotéique nucléée sur des sites centromerique localisés près de l'origine de réplication. Pour les systèmes de partition de type I, les seuls présent sur les chromosomes et le plus fréquents sur les plasmides a bas nombre de copie, la protéine qui se lie au centromère, ParB, montre la capacité de propagation sur l'ADN à partir de la nucléation au niveau du site centromerique pars. Ainsi, le complèxe de partition contient plus que 90% des ParB présent dans la cellule et interagit avec ParA, une ATPase dont l'activité dépend de ParB et de l'ADN. Deux modèles concurrents qui sont actuellement proposés pour expliquer le mécanisme d'assemblage du complèxe de partition : les modèles de 'spreading and bridging' (Graham et al., 2014), et le 'nucleation and caging' (Sanchez et al., 2015) . Nous avons utilisé le système de partition du plasmide F et pour déterminer si la mode d'assemblage était aussi conservée sur les chromosomes, nous avons étudié le système natif de Vibrio cholerae du chromosome 1. D'abord, nous avons exploré les mécanismes d'incompatibilité basé sur les sites centromériques pour comprendre l'assemblage des complèxes de partition dans les conditions de titrage ParB par le site parS. Ensuite, nous avons décrit un protocole optimisé de ChIP-sequencing à haut-débit, de la paillasse jusqu'à l'analyse des données. Puis, en utilisant le ChIP-sequencing, la microscopie à épifluorescence et la modélisation physico-mathématique, nous avons révélé que l'assemblage du complèxe de partition est robuste et cohérent avec le modèle de 'nucleation and caging' à la fois sur les chromosomes et les systèmes plasmidiques. / The active partition of low copy number plasmids and most bacterial chromosomes relies on the assembly of a nucleoprotein superstructure nucleated at centromere-like sites near the origin of replication. In the case of type I partition systems, the most widespread on plasmids and the only ones present on chromosomes, centromere binding proteins, ParB, display the capability to propagate along DNA from their nucleation point at the centromere-like site, parS. This structure, termed the partition complex, contains over 90% of the available ParB in the cell and interacts with ParA, a ParB- and DNA-dependent ATPase, to segregate and position replicons within the cell. Two concurrent models exist to explain the assembly mechanism of the partition complex: the spreading and bridging (Graham et al., 2014), and the nucleation and caging (Sanchez et al., 2015) models. We used the partition system of the archetypal plasmid F and the naturally occurring partition system of Vibrio cholerae's chromosome 1. First, we explored the mechanisms of centromere-based incompatibilities to gain insight into partition complex assembly in low levels of ParB through parS titration of ParB. Next, we describe an optimized a high- resolution ChIP-sequencing protocol from the lab bench to data analysis. Then, through ChIP-sequencing, epifluorescence microscopy and physico-mathematical modeling, we revealed that the partition complex assembly mechanism is robust and consistent with the nucleation and caging model on both chromosomal and plasmid systems.

A Memória Transacional (TM) surgiu nos últimos anos como uma nova solução para sincronização em sistemas multiprocessados de memória compartilhada, permitindo explorar melhor o paralelismo das aplicações ao evitar limitações inerentes ao mecanismo de locks. Neste modelo, o programador define regiões de código que devem executar de forma atômica. O sistema tenta executá-las de forma concorrente, e, em caso de conflito nos acessos à memória, toma as medidas necessárias para preservar a atomicidade e isolamento das transações, na maioria das vezes abortando e reexecutando uma das transações. Um dos modelos mais aceitos de memória transacional em hardware é o LogTM, implementado neste trabalho em um MPSoC embarcado que utiliza uma NoC para interconexão. Os experimentos fazem uma comparação desta implementação com locks, levando-se em consideração performance e energia do sistema. Além disso, este trabalho mostra que o tempo que uma transação espera para reiniciar sua execução após ter abortado (chamado de backoff delay on abort) tem impactos significativos na performance e energia. Uma análise deste impacto é feita utilizando-se de três políticas de backoff. Um mecanismo baseado em um handshake entre transações, chamado Abort handshake, é proposto como solução para o problema. Os resultados dos experimentos são dependentes da aplicação e configuração do sistema e indicam ganhos da TM na maioria dos casos em relação ao mecanismo de locks. Houve redução de até 30% no tempo de execução e de até 32% na energia de aplicações de baixa demanda de sincronização. Em um segundo momento, é feita uma análise do backoff delay on abort na performance e energia de aplicações utilizando três políticas de backoff em comparação com o mecanismo Abort handshake. Os resultados mostram que o mecanismo proposto apresenta redução de até 20% no tempo de execução e de até 53% na energia comparado à melhor política de backoff dentre as analisadas. Para aplicações com alta demanda de sincronização, a TM mostra redução no tempo de execução de até 63% e redução de energia de até 71% em comparação com o mecanismo de locks. / Transactional Memory (TM) has emerged in the last years as a new solution for synchronization on shared memory multiprocessor systems, allowing a better exploration of the parallelism of the applications by avoiding inherent limitations of the lock mechanism. In this model, the programmer defines regions of code, called transactions, to execute atomically. The system tries to execute transactions concurrently, but in case of conflict on memory accesses, it takes the appropriate measures to preserve the atomicity and isolation, usually aborting and re-executing one of the transactions. One of the most accepted hardware transactional memory model is LogTM, implemented in this work in an embedded MPSoC that uses an NoC as interconnection mechanism. The experiments compare this implementation with locks, considering performance and energy. Furthermore, this work shows that the time a transaction waits to restart after abort (called backoff delay on abort) has significant impact on performance and energy. An analysis of this impact is done using three backoff policies. A novel mechanism based on handshake of transactions, called Abort handshake, is proposed as a solution to this issue. The results of the experiments depends on application and system configuration and show TM benefits in most cases in comparison to the locks mechanism, reaching reduction on the execution time up to 30% and reduction on the energy consumption up to 32% on low contention workloads. After that, an analysis of the backoff delay on abort on the performance and energy is presented, comparing to the Abort handshake mechanism. The proposed mechanism shows reduction of up to 20% on the execution time and up to 53% on the energy, when compared to the best backoff policy. For applications with a high degree of synchronization, TM shows reduction on the execution time up to 63% and energy savings up to 71% compared to locks.

Ao longo dos últimos anos, os sistemas embarcados vêm se tornando cada vez mais complexos tanto em termos de hardware quanto de software. Ultimamente têm-se adotado como solução o uso de MPSoCs (sistemas multiprocessados integrados em chip) para uma maior eficiência energética e computacional nestes sistemas. Com o uso de diversos elementos de processamento, redes-em-chip (NoC - networks-on-chip) aparecem como soluções de melhor desempenho do que barramentos. Nestes ambientes cujo desempenho depende da eficiência do modelo de comunicação, a hierarquia de memória se torna um elemento chave. Baseando-se neste cenário, este trabalho realiza uma investigação sobre o impacto da hierarquia de memória em MPSoCs baseados em NoC. Dentro deste escopo foi desenvolvida uma nova organização de memória fisicamente centralizada com diferentes espaços de endereçamentos denominada nDMA. Este trabalho também apresenta uma comparação entre a nova organização e outras três organizações bastante difundidas tais como memória distribuída, memória compartilhada e memória compartilhada distribuída. Estas duas ultimas adotam um modelo de coerência de cache baseado em diretório completamente desenvolvido em hardware. Os modelos de memória foram implementados na plataforma virtual SIMPLE (SIMPLE Multiprocessor Platform Environment). Resultados experimentais mostram uma forte dependência com relação à carga de comunicação gerada pelas aplicações. O modelo de memória distribuída apresenta melhores resultados conforme a carga de comunicação das aplicações é baixa. Por outro lado, o novo modelo de memória fisicamente compartilhado com diferentes espaços de endereçamento apresenta melhores resultados conforme a carga de comunicação das aplicações é alta. Também foram realizados experimentos objetivando analisar o desempenho dos modelos de memória em situações de alta latência de comunicação na rede. Resultados mostram melhores resultados do modelo de memória distribuída quando a carga de comunicação das aplicações é alta e, caso contrário, o modelo nDMA apresenta melhores resultados. Por fim, foram analisados os desempenhos dos modelos de memória durante o processo de migração de tarefas. Neste caso, os modelos de memória compartilhada e compartilhada distribuída apresentaram melhores resultados devido ao fato de que não se faz necessária o envio dos dados da aplicação nestes modelos e também devido ao menor tamanho de código se comparado com os outros modelos. / In the past few the years, embedded systems have become even more complex both on terms of hardware and software. Lately, the use of MPSoCs (Multi-Processor Systems-on-Chip) has been adopted on these systems for a better energetic and computational efficiency. Due to the use of several processing elements, Networks-on-Chip arise as better performance solutions than buses. Considering this scenario, this work performs an investigation on the impact of memory hierarchy in NoC-based MPSoCs. In this context, a new physically centralized and shared memory organization with different address spaces named nDMA was developed. This work also presents a comparison between the new memory organization and three different well-known memory hierarchy models such as distributed memory and shared and distributed shared memories that make use of a fully hardware cache coherence solution. The memory models were implemented in the SIMPLE (SIMPLE Multiprocessor Platform Environment) virtual platform. Experimental results shows a strong dependency on the application communication workload. The distributed memory model presents better results as the application communication workload is low. On the other hand, the new memory model (physically shared with different address spaces) presents better results as the application communication workload is high. There were also experiments aiming at observing the performance of the memory models in situations where the communication latency on the network is high. Results show better results of the distributed memory model when the application communication workload is high, and the nDMA model presents better results otherwise. Finally, the performance of the memory models during a task migration process were evaluated. In this case, the shared memory and distributed shared memory models presented better results due to the fact that in this case the data memory does not need to be transferred from one point to another and also due to the low size of the memory code in these cases if compared to other memory models.

Com o advento dos processos submicrônicos, a capacidade de integração de transistores numa mesma pastilha de silício atingiu níveis que possibilitaram a construção dos sistemas com múltiplos processadores num chip (MPSoCs, do inglês MultiProcessor System-on-Chip). Essa possibilidade de integração permite inserir dezenas de Elementos de Processamento (EPs) nos circuitos integrados atuais, e já se projeta centenas de EPs para os sistemas da próxima década (ITRS, 2011). Nesse cenário, um dos principais desafios se refere ao serviço de interconexão dos EPs, que deve apresentar um desempenho de comunicação necessário para as aplicações em execução sem comprometer as limitações de consumo de área e energia do circuito. Nos primeiros sistemas multiprocessados, com poucos nodos, arquiteturas baseadas em barramento foram suficientes para cumprir esses requisitos. Porém, o número de elementos nos sistemas recentes aumentou rapidamente, tornando as redes-em-chip a solução mais apropriada, por aliar escalabilidade e reuso na mesma estrutura. Contudo, diante da previsão de que essa tendência de aumento se manterá retorna a discussão se as redes-em-chip atuais continuarão adequadas para os futuros sistemas. De fato, o custo das redes-em-chip convencionais pode se tornar proibitivo para as escalas dos circuitos em um futuro próximo. Novas propostas têm sido apresentadas na literatura científica onde se podem destacar duas principais estratégias de projeto às redes de interconexão: reconfiguração arquitetural e organização hierárquica da topologia. A reconfiguração arquitetural permite obter uma grande eficiência, independente do tipo de aplicação em execução, pois uma das alternativas é projetar o circuito para que ele se auto adapte conforme os requisitos de desempenho para cada aplicação. Por outro lado, arquiteturas organizadas em topologias hierárquicas são desenvolvidas para uma estrutura computacional definida em tempo de projeto, sendo mais eficazes para uma classe de aplicações. O presente trabalho explora a sinergia da combinação das potencialidades das duas soluções e propõe uma nova estrutura que oferece melhor desempenho para uma classe maior de aplicações apropriada para os futuros sistemas. Como resultado foi implementada uma arquitetura adaptativa chamada MINoC (Multiple Interconnections Networks-on-Chip), uma arquitetura organizada em hierarquia, chamada HiCIT (Hierarchical Crossbar-based Interconnection Topology) e uma simbiose de ambas culminando na arquitetura hierárquica adaptativa HASIN (Hierarchical Adaptive Switching Interconnection Network). São apresentados resultados que mostram a eficiência desses conceitos validando a proposta hierárquica adaptativa. / With the advent of submicron processes, the number of transistors integrated on a single chip has reached levels that allowed the design of Multiprocessor Systems-on-Chip (MPSoCs). This capability allows the integration of several processing elements (PEs) in integrated circuits designed nowadays. In the next decade it is expected that hundreds of PEs will be integrated on a single chip. In this scenario, a key challenge is the interconnection network between PEs, which must provide the communication service required to run applications without compromising the limitations of area and energy consumption. In the first multiprocessor systems, with few nodes, bus-based approaches have been sufficient to meet these requirements. However, current systems increased quickly the number of elements, making the Networks-on-Chip (NoCs) the most appropriate solution, because it handles scalability and reusability in the same structure. Nevertheless, ITRS roadmap predicts that this increase will continue (ITRS, 2011), which resumes the discussion if present NoC architectures will be the most adequate for future systems, since its costs could be prohibitive. Therefore, new proposals have been presented in the literature with two main design strategies: architectural reconfiguration and hierarchical organization of the topology. With the architectural reconfiguration it is possible to obtain an application independent high efficiency structure, because the circuit is designed to adapt itself to satisfy performance requirements. On the other hand, architectural organizations in hierarchical topologies are defined at design time to have the most appropriate features for a class of applications, being very effective. The current work identified the synergy of both approaches and proposes a new symbiotic structure suitable for a broader class of applications. As a result, it was implemented an adaptive architecture called MINoC (Multiple Interconexions Networks-on-chip), an architecture organized in hierarchy called HiCIT (Hierarchical Crossbar-based Interconnection Topology) and a mix of both ending up with the hierarchical adaptive architecture HASIN (Hierarchical Interconnection Network Adaptive Switching). Results show the efficiency of these concepts validating the proposed hierarchical adaptive architecture.

A complexidade no projeto de sistemas eletrônicos tem aumentado devido à evolução tecnológica e permite a concepção de sistemas inteiros em um único chip (SoCs – do inglês, Systems-on-Chip). Com o objetivo de reduzir a alta complexidade de projeto, custos de projeto e o tempo de lançamento do produto no mercado, os sistemas são desenvolvidos em módulos funcionais, pré-verificados e pré-projetados, denominados de núcleos de propriedade intelectual (IP – do inglês, Intellectual Property). Esses núcleos IP podem ser reutilizados de outros projetos ou adquiridos de terceiros. Entretanto, é necessário prover uma estrutura de comunicação para interligar esses núcleos e as estruturas atuais (barramentos) são inadequadas para atender as necessidades dos futuros SoCs (compartilhamento de banda, falta de escalabilidade). As redes-em-chip (NoCs{ XE "NoCs" } – do inglês, Networks-on-Chip) vêm sendo apresentadas como uma solução para atender essas restrições. No desenvolvimento de sistemas embarcados baseados em redes-em-chip, deve-se personalizar a rede para atendimento de restrições. Essa exploração de espaço de projeto (EEP), segundo uma infinidade de trabalhos, é realizada em tempo de projeto, supondo-se que é conhecido o perfil das aplicações que devem ser executadas pelo sistema. No entanto, cada vez mais sistemas embarcados aproximam-se de dispositivos genéricos de processamento (como palmtops), onde as tarefas a serem executadas não são inteiramente conhecidas a priori. Com a mudança dinâmica da carga de trabalho de um sistema embarcado, a busca pelo atendimento de requisitos pode então ser enfrentada por mecanismos adaptativos, que implementam dinamicamente a EEP. No âmbito deste trabalho, a EEP em tempo de execução provê mecanismos adaptativos que deverão realizar suas funções para atendimento de restrições de projeto. Consequentemente, EEP em tempo de execução pode permitir resultados ainda melhores, no que diz respeito a sistemas embarcados com restrições de projetos rígidas. É possível maximizar o tempo de duração da energia da bateria que alimenta um sistema embarcado ou, até mesmo, diminuir a taxa de perda de deadlines em um sistema de tempo real soft, realocando em tempo de execução tarefas de modo a gerar menor taxa de comunicação entre os processadores, desde que o sistema seja executado em um tempo suficiente para amortizar os custos de migração. Neste trabalho, foi utilizada a combinação de heurísticas de alocação da área dos Sistemas Computacionais Distribuídos como, por exemplo, algoritmos bin-packing e linear clustering. Resultados mostraram que a realocação de tarefas, utilizando uma combinação Worst-Fit e Linear Clustering, reduziu o consumo de energia e a taxa de perda de deadlines em 17% e 37%, respectivamente, utilizando o modelo de migração por cópia. / The complexity of electronic systems design has been increasing due to the technological evolution, which now allows the inclusion of a complete system on a single chip (SoC – System-on-Chip). In order to cope with the corresponding design complexity and reduce design costs and time-to-market, systems are built by assembling pre-designed and pre-verificated functional modules, called IP (Intellectual Property) cores. IP cores can be reused from previous designs or acquired from third-party vendors. However, an adequate communication architecture is required to interconnect these IP cores. Current communication architectures (busses) are unsuitable for the communication requirements of future SoCs (sharing of bandwidth, lack of scalability). Networks-on-Chip (NoC) arise as one of the solutions to fulfill these requirements. While developing NoC-based embedded systems, the NoC customization is mandatory to fulfill design constraints. This design space exploration (DSE), according to most approaches in the literature, is achieved at compile-time (off-line DSE), assuming the profiles of the tasks that will be executed in the embedded system are known a priori. However, nowadays, embedded systems are becoming more and more similar to generic processing devices (such as palmtops), where the tasks to be executed are not completely known a priori. Due to the dynamic modification of the workload of the embedded system, the fulfillment of requirements can be accomplished by using adaptive mechanisms that implement dynamically the DSE (run-time DSE or on-line DSE). In the scope of this work, DSE is on-line. In other words, when the system is running, adaptive mechanisms will be executed to fulfill the requirements of the system. Consequently, on-line DSE can achieve better results than off-line DSE alone, especially considering embedded systems with tight constraints. It is thus possible to maximize the lifetime of the battery that feeds an embedded system, or even to decrease the deadline miss ratio in a soft real-time system, for example by relocating tasks dynamically in order to generate less communication among the processors, provided that the system runs for enough execution time in order to amortize the migration overhead.In this work, a combination of allocation heuristics from the domain of Distributed Computing Systems is applied, for instance bin-packing and linear clustering algorithms. Results shows that applying task reallocation using the Worst-Fit and Linear Clustering combination reduces the energy consumption and deadline miss ratio by 17% and 37%, respectively, using the copy task migration model.