L'interaction entre la biologie et l électronique est une discipline en pleine essort. De nombreux systèmes électroniques tentent de s interconnecter avec des tissus ou des cellules vivantes afin de décoder l information biologique. Le Potentiel d action (PA) est au cœur de codage biologique et par conséquent il est nécessaire de pouvoir les repérer sur tout type de signal bio-logique. Par conséquent, nous étudions dans ce manuscrit la possibilité de concevoir un circuit électronique couplé à un système de microélectrodes capable d'effectuer une acquisition, une détection des PAs et un enregistrement des signaux biologiques. Que ce soit en milieu bruité ou non, nous considérons le taux de détection de PA et la contrainte de temps réel comme des notions primordiales et la consommation en silicium comme un prix à payer. Initialement développés pour l étude de signaux neuronaux et pancréatiques, ces systèmes conviennent parfaitement pour d autres type de cellules.

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / The computing has over the years directing a radical change in the professional prole and personal of their users. In recent years can be seen, a growing increase of computing use as an auxiliary tool to solve problems. Problems that are increasingly common in dierent areas of knowledge. When the requirements of an application exceeds the capacity of the used solutions, new ways of solutions are developed to satisfy the demands of complexity. The reconfigurable computing has emerged as a computational solution model that integrate the xed hardware performance together with the software exibility, uniting the best of both paradigms. The reconfigurable computing is a eld relatively new and promising, where the main concepts and components that were present since its theoretical basis, still stands as the basis for the evolution of knowledge inside the area. Some of these concepts are older than other and those newer ones that arise due to the need for better understanding of the study eld. Currently has been noticed in the published articles that some concepts involving reconfigurable computing eld are being applied wrongly, on in other occasions, without exploit all their features. This lack of clarity in the use of concepts, aect the development of the study eld and contribute to the impoverishment of the area, aecting especially students and researchers in early stages of learning, that seeking through those articles a theoretical consistency. Indeed, a conceptual discussion within of any study eld, always has a significant importance for the any area. The conceptual framework proposed in this paper, aims to identify and present the conceptual denitions involving the recongurable computing eld, as well as their conceptual relationships. Within this framework we propose a organization model of concepts for recongurable computing, a concept map and all of the information is validated among a opinion consensus of several recongurable computing specialists. Moreover, this framework is intended to serve as a helper tool to the learning of recongurable computing, aiding in some methodological requirements as well as the increase of theoretical knowledge. / A computação vem ao longo dos anos direcionando uma mudança radical no perfil profissional e pessoal de seus usuários. Nos últimos anos pode ser observado um crescente aumento de sua utilização como ferramenta auxiliar para resolver problemas. Problemas que são cada vez mais frequentes, nas diferentes áreas do conhecimento. Quando os requisitos de uma aplicação excedem a capacidade das soluções utilizadas, novos modelos de soluções são desenvolvidos para atender a demanda de complexidade. A computação reconfigurável surgiu como um modelo de solução computacional que íntegra o desempenho do hardware fixo com a flexibilidade do software, unindo o melhor dos dois paradigmas. A computação reconfigurável uma área relativamente nova e promissora, onde os principais conceitos e componentes que estiveram presentes desde a sua fundamentação teórica, ainda se mantém como base para a evolução do conhecimento na área. Alguns destes conceitos são mais antigos e outros mais recentes, que surgem em razão da necessidade de uma melhor compreensão do campo de estudo. Atualmente tem-se observado que alguns conceitos que envolvem a computação reconfigurável vem sendo aplicados de forma errônea, em outras ocasiões, não explorando todas suas características. Essa falta de clareza na utilização dos conceitos prejudica a evolução do campo de estudo, contribuindo para o empobrecimento da área, principalmente para os alunos e pesquisadores em fase inicial de aprendizado, que buscam através desses trabalhos a consistência teórica. De fato uma discussão conceitual dentro de qualquer campo de estudo, sempre apresenta importância significativa para a área de estudo. dessa forma o arcabouço conceitual proposto neste trabalho, objetiva identificar e apresentar as definições conceituais que envolvem o campo da computação reconfigurável, bem como suas relações. Dentro deste arcabouço é proposto um modelo organizacional dos conceitos para a computação reconfigurável, um mapa conceitual, onde todas as informações são validadas através de consenso de opinião de diversos especialistas da área. Ademais, esse arcabouço tem por finalidade servir de ferramenta auxiliar para o aprendizado da computação reconfigurável, auxiliando em algumas definições metodologicas de pesquisa bem como o acréscimo de conhecimento teórico. / Mestre em Ciência da Computação

La bioélectronique est un domaine transdisciplinaire qui oeuvre, entre autres, àl’interconnexion entre des systèmes biologiques présentant une activité électrique et le mondede l’électronique. Cette communication avec le vivant implique l’observation de l’activitéélectrique des cellules considérées et nécessite donc une chaine d’acquisition électronique.L’utilisation de Multi/Micro Electrodes Array débouche sur des systèmes devantacquérir un grand nombre de canaux en parallèle, dès lors la consommation etl’encombrement des circuits d’acquisition ont un impact significatif sur la viabilité dusystème destiné à être implanté.Cette thèse propose deux réflexions à propos de ces circuits d’acquisition. Une ces desréflexions a trait aux circuits d’amplification, à leur impédance d’entrée et à leurconsommation ; l’autre concerne un détecteur de potentiels d’action analogique, samodélisation et son optimisation.Ces travaux théoriques ayant abouti à des résultats concrets, un ASIC a été conçu,fabriqué, testé et caractérisé au cours de cette thèse. Cet ASIC à huit canaux comporte doncdes amplificateurs et des détecteurs de potentiels d’action analogiques et constitue le principalapport de ce travail de thèse. / Bioelectronics is a transdisciplinary field which develops interconnection devicesbetween biological systems presenting electrical activity and the world of electronics. Thiscommunication with living tissues implies to observe the electrical activity of the cells andtherefore requires an electronic acquisition chain.The use of Multi / Micro Electrode Array leads to systems that acquire a large numberof parallel channels, thus consumption and congestion of acquisition circuits have asignificant impact on the viability of the system to be implanted.This thesis proposes two reflections about these acquisition circuits. One of thesereflections relates to amplifier circuits, their input impedance and consumption; the otherconcerns an analogue action potentials detector, its modeling and optimization.These theoretical work leading to concrete results, an ASIC was designed,manufactured, tested and characterized in this thesis. This eight-channel ASIC thereforeincludes amplifiers and analogue action potentials detector and is the main contribution of thisthesis.

La thèse présente le développement de capteurs CMOS pour un futur dosimètre électronique neutrons. A côté des systèmes passifs largement répandus, les dosimètres actifs existants ne donnent pas satisfaction, alors qu’ils sont fermement recommandés par une directive européenne (IEC 1323). Le groupe RaMsEs de l’IPHC développe un nouveau concept de dosimètre électronique personnel neutrons à base de capteurs CMOS. Au cours de cette thèse, le circuit intégré AlphaRad2, à très bas bruit et très faible consommation électrique, a été implémenté dans une technologie commerciale. Il intègre un réseau de micro-diodes sur une surface sensible de 6.55 cm2 avec sa chaîne de traitement sur le même substrat de silicium. Des simulations physiques ont permis d’étudier le processus de collection de charge et d’optimiser l'efficacité de collection. La géométrie du capteur est un compromis entre la collection des électrons secondaires et de la capacité totale du détecteur. Le circuit de lecture comprend un amplificateur de charge (CSA), un circuit de mise en forme (shaper) et un discriminateur pour une réponse digitale. Nous présentons une analyse théorique complète du circuit, les paramètres de dessin, ainsi que des tests électriques et des tests en sources de rayonnement. La sensibilité effective du système est au niveau de la particule unique (proton ou alpha), grâce à un très bon rapport signal à bruit. Une série complète de mesures en sources de photons, de neutrons et de particules chargées a permis de démontrer une bonne efficacité aux neutrons rapides et surtout une excellente réjection gamma grâce à l’application d’un seuil électronique approprié. / This thesis presents the development of CMOS sensors for a future neutron sensitive electronic individual dosemeter. Active dosemeters, exist but do not yet give results as satisfactory as passive devices, being however, mandatory for workers in addition to the passive dosimetry since 1995 (IEC 1323). The RaMsEs group in the laboratory IPHC is exploring a new compact device based on CMOS sensors for operational neutron dosimetry. In this thesis, a dedicated sensor, AlphaRad-2, with low noise and very low power consumption (314 μW), has been implemented in a commercial CMOS technology. The AlphaRad-2 integrates the sensing part made of a micro-diode array of 32×32 n-well/p-epi diodes on a sensitive area of 6.55 mm2 and the signal processing electronics on the same silicon substrate. Device physics simulations have been performed to study the charge collection mechanism in diode matrices, and to optimize the collection efficiency and its time properties. The sensor geometry is a compromise between the collection performance and the total capacitance of the detector. A charge sensitive amplifier (CSA), a shaper, and a discriminator are employed in the readout circuit. We present its theoretical analysis, circuit design, and electrical tests. Our device has a sensitivity at the level of one single secondary charge particle (proton or α) thanks to its excellent noise performance. Extensive measurements to radioactive sources of α-particles, photons, and fast neutrons, have demonstrated good detection efficiency to fast neutrons and excellent γ-rejection through applying an appropriate electronic threshold.

No description available.

No description available.

[EN] The first generation of Terrestrial Digital Television(DTV) has been in service for over a decade. In 2013, several countries have already completed the transition from Analog to Digital TV Broadcasting, most of which in Europe. In South America, after several studies and trials, Brazil adopted the Japanese standard with some innovations. Japan and Brazil started Digital Terrestrial Television Broadcasting (DTTB) services in December 2003 and December 2007 respectively, using Integrated Services Digital Broadcasting - Terrestrial (ISDB-T), also known as ARIB STD-B31. In June 2005 the Committee for the Information Technology Area (CATI) of Brazilian Ministry of Science and Technology and Innovation MCTI approved the incorporation of the IC-Brazil Program, in the National Program for Microelectronics (PNM) . The main goals of IC-Brazil are the formal qualification of IC designers, support to the creation of semiconductors companies focused on projects of ICs within Brazil, and the attraction of semiconductors companies focused on the design and development of ICs in Brazil. The work presented in this thesis originated from the unique momentum created by the combination of the birth of Digital Television in Brazil and the creation of the IC-Brazil Program by the Brazilian government. Without this combination it would not have been possible to make these kind of projects in Brazil. These projects have been a long and costly journey, albeit scientifically and technologically worthy, towards a Brazilian DTV state-of-the-art low complexity Integrated Circuit, with good economy scale perspectives, due to the fact that at the beginning of this project ISDB-T standard was not adopted by several countries like DVB-T. During the development of the ISDB-T receiver proposed in this thesis, it was realized that due to the continental dimensions of Brazil, the DTTB would not be enough to cover the entire country with open DTV signal, specially for the case of remote localizations far from the high urban density regions. Then, Eldorado Research Institute and Idea! Electronic Systems, foresaw that, in a near future, there would be an open distribution system for high definition DTV over satellite, in Brazil. Based on that, it was decided by Eldorado Research Institute, that would be necessary to create a new ASIC for broadcast satellite reception. At that time DVB-S2 standard was the strongest candidate for that, and this assumption still stands nowadays. Therefore, it was decided to apply to a new round of resources funding from the MCTI - that was granted - in order to start the new project. This thesis discusses in details the Architecture and Algorithms proposed for the implementation of a low complexity Intermediate Frequency(IF) ISDB-T Receiver on Application Specific Integrated Circuit (ASIC) CMOS. The Architecture proposed here is highly based on the COordinate Rotation Digital Computer (CORDIC) Algorithm, that is a simple and efficient algorithm suitable for VLSI implementations. The receiver copes with the impairments inherent to wireless channels transmission and the receiver crystals. The thesis also discusses the Methodology adopted and presents the implementation results. The receiver performance is presented and compared to those obtained by means of simulations. Furthermore, the thesis also presents the Architecture and Algorithms for a DVB-S2 receiver targeting its ASIC implementation. However, unlike the ISDB-T receiver, only preliminary ASIC implementation results are introduced. This was mainly done in order to have an early estimation of die area to prove that the project in ASIC is economically viable, as well as to verify possible bugs in early stage. As in the case of ISDB-T receiver, this receiver is highly based on CORDIC algorithm and it was prototyped in FPGA. The Methodology used for the second receiver is derived from that used for the ISDB-T receiver, with minor additions given the project characteristics. / [ES] La primera generación de Televisión Digital Terrestre(DTV) ha estado en servicio por más de una década. En 2013, varios países completaron la transición de transmisión analógica a televisión digital, la mayoría de ellas en Europa. En América del Sur, después de varios estudios y ensayos, Brasil adoptó el estándar japonés con algunas innovaciones. Japón y Brasil comenzaron a prestar el servicio de Difusión de Televisión Digital Terrestre (DTTB) en diciembre de 2003 y diciembre de 2007 respectivamente, utilizando Radiodifusión Digital de Servicios Integrados Terrestres (ISDB-T), también conocida como ARIB STD-B31. En junio de 2005, el Comité del Área de Tecnología de la Información (CATI) del Ministerio de Ciencia, Tecnología e Innovación de Brasil - MCTI aprobó la incorporación del Programa CI-Brasil, en el Programa Nacional de Microelectrónica (PNM). Los principales objetivos de la CI-Brasil son la formación de diseñadores de CIs, apoyar la creación de empresas de semiconductores enfocadas en proyectos de circuitos integrados dentro de Brasil, y la atracción de empresas de semiconductores interesadas en el diseño y desarrollo de circuitos integrados. El trabajo presentado en esta tesis se originó en el impulso único creado por la combinación del nacimiento de la televisión digital en Brasil y la creación del Programa de CI-Brasil por el gobierno brasileño. Sin esta combinación no hubiera sido posible realizar este tipo de proyectos en Brasil. Estos proyectos han sido un trayecto largo y costoso, aunque meritorio desde el punto de vista científico y tecnológico, hacia un Circuito Integrado brasileño de punta y de baja complejidad para DTV, con buenas perspectivas de economía de escala debido al hecho que al inicio de este proyecto, el estándar ISDB-T no fue adoptado por varios países como DVB-T. Durante el desarrollo del receptor ISDB-T propuesto en esta tesis, se observó que debido a las dimensiones continentales de Brasil, la DTTB no sería suficiente para cubrir todo el país con la señal de televisión digital abierta, especialmente para el caso de localizaciones remotas, apartadas de las regiones de alta densidad urbana. En ese momento, el Instituto de Investigación Eldorado e Idea! Sistemas Electrónicos, previeron que en un futuro cercano habría un sistema de distribución abierto para DTV de alta definición por satélite en Brasil. Con base en eso, el Instituto de Investigación Eldorado decidió que sería necesario crear un nuevo ASIC para la recepción de radiodifusión por satélite, basada el estándar DVB-S2. En esta tesis se analiza en detalle la Arquitectura y algoritmos propuestos para la implementación de un receptor ISDB-T de baja complejidad y frecuencia intermedia (IF) en un Circuito Integrado de Aplicación Específica (ASIC) CMOS. La arquitectura aquí propuesta se basa fuertemente en el algoritmo Computadora Digital para Rotación de Coordenadas (CORDIC), el cual es un algoritmo simple, eficiente y adecuado para implementaciones VLSI. El receptor hace frente a las deficiencias inherentes a las transmisiones por canales inalámbricos y los cristales del receptor. La tesis también analiza la metodología adoptada y presenta los resultados de la implementación. Por otro lado, la tesis también presenta la arquitectura y los algoritmos para un receptor DVB-S2 dirigido a la implementación en ASIC. Sin embargo, a diferencia del receptor ISDB-T, se introducen sólo los resultados preliminares de implementación en ASIC. Esto se hizo principalmente con el fin de tener una estimación temprana del área del die para demostrar que el proyecto en ASIC es económicamente viable, así como para verificar posibles errores en etapa temprana. Como en el caso de receptor ISDB-T, este receptor se basa fuertemente en el algoritmo CORDIC y fue un prototipado en FPGA. La metodología utilizada para el segundo receptor se deriva de la utilizada para el re / [CA] La primera generació de Televisió Digital Terrestre (TDT) ha estat en servici durant més d'una dècada. En 2013, diversos països ja van completar la transició de la radiodifusió de televisió analògica a la digital, i la majoria van ser a Europa. A Amèrica del Sud, després de diversos estudis i assajos, Brasil va adoptar l'estàndard japonés amb algunes innovacions. Japó i Brasil van començar els servicis de Radiodifusió de Televisió Terrestre Digital (DTTB) al desembre de 2003 i al desembre de 2007, respectivament, utilitzant la Radiodifusió Digital amb Servicis Integrats de (ISDB-T), coneguda com a ARIB STD-B31. Al juny de 2005, el Comité de l'Àrea de Tecnologia de la Informació (CATI) del Ministeri de Ciència i Tecnologia i Innovació del Brasil (MCTI) va aprovar la incorporació del programa CI Brasil al Programa Nacional de Microelectrònica (PNM). Els principals objectius de CI Brasil són la qualificació formal dels dissenyadors de circuits integrats, el suport a la creació d'empreses de semiconductors centrades en projectes de circuits integrats dins del Brasil i l'atracció d'empreses de semiconductors centrades en el disseny i desenvolupament de circuits integrats. El treball presentat en esta tesi es va originar en l'impuls únic creat per la combinació del naixement de la televisió digital al Brasil i la creació del programa Brasil CI pel govern brasiler. Sense esta combinació no hauria estat possible realitzar este tipus de projectes a Brasil. Estos projectes han suposat un viatge llarg i costós, tot i que digne científicament i tecnològica, cap a un circuit integrat punter de baixa complexitat per a la TDT brasilera, amb bones perspectives d'economia d'escala perquè a l'inici d'este projecte l'estàndard ISDB-T no va ser adoptat per diversos països, com el DVB-T. Durant el desenvolupament del receptor de ISDB-T proposat en esta tesi, va resultar que, a causa de les dimensions continentals de Brasil, la DTTB no seria suficient per cobrir tot el país amb el senyal de TDT oberta, especialment pel que fa a les localitzacions remotes allunyades de les regions d'alta densitat urbana.. En este moment, l'Institut de Recerca Eldorado i Idea! Sistemes Electrònics van preveure que, en un futur pròxim, no hi hauria a Brasil un sistema de distribució oberta de TDT d'alta definició a través de satèl¿lit. D'acord amb això, l'Institut de Recerca Eldorado va decidir que seria necessari crear un nou ASIC per a la recepció de radiodifusió per satèl¿lit. basat en l'estàndard DVB-S2. En esta tesi s'analitza en detall l'arquitectura i els algorismes proposats per l'execució d'un receptor ISDB-T de Freqüència Intermèdia (FI) de baixa complexitat sobre CMOS de Circuit Integrat d'Aplicacions Específiques (ASIC). L'arquitectura ací proposada es basa molt en l'algorisme de l'Ordinador Digital de Rotació de Coordenades (CORDIC), que és un algorisme simple i eficient adequat per implementacions VLSI. El receptor fa front a les deficiències inherents a la transmissió de canals sense fil i els cristalls del receptor. Esta tesi també analitza la metodologia adoptada i presenta els resultats de l'execució. Es presenta el rendiment del receptor i es compara amb els obtinguts per mitjà de simulacions. D'altra banda, esta tesi també presenta l'arquitectura i els algorismes d'un receptor de DVB-S2 de cara a la seua implementació en ASIC. No obstant això, a diferència del receptor ISDB-T, només s'introdueixen resultats preliminars d'implementació en ASIC. Això es va fer principalment amb la finalitat de tenir una estimació primerenca de la zona de dau per demostrar que el projecte en ASIC és econòmicament viable, així com per verificar possibles errors en l'etapa primerenca. Com en el cas del receptor ISDB-T, este receptor es basa molt en l'algorisme CORDIC i va ser un prototip de FPGA. La metodologia utilitzada per al segon receptor es deriva de la utilitzada per al receptor I / Rodrigues De Lima, E. (2016). Architecture and algorithms for the implementation of digital wireless receivers in FPGA and ASIC: ISDB-T and DVB-S2 cases [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/61967

[EN] The insatiable demand for bandwidth of communication on the part of end-users, linked to the lowering the price of the terminals and in telecommunication services have led to a spectacular growth of the wireless communications market in recent years. Those entities that are responsible, at the international level, of the technological standardization have known to guide this growth writing standards as LTE (Long Term Evolution), IEEE 802.11 (WiFi) and IEEE 802.16 (WiMax) or 3G networks or 4GPP. They all share a common denominator, for the improvement of the spectral efficiency, the use of MIMO technologies, which uses multiple antennas on transmitter and receiver, and the use of high modulation schemes as 256QAM, introduced in revision 12 of the standard 3GPP-LTE. Under this perspective of great gains in the spectral efficiency, it is not surprising that MIMO technology has been incorporated into the standards mentioned above. However, achieving these gains is not trivial, to the extent that the VLSI implementation of this technology has become a challenge. In this thesis has undertaken a comprehensive study of different MIMO detectors, studying those belonging to the two families that show best features for being implemented in VLSI technology: successive interference cancellation (VBLAST detector) and based on a search in tree (KBest detector). Although initially the benefits achieved by the seconds (KBest) are far superior to those of the first (VBLAST), the recent appearance in the specialized literature of the Successive Projections Algorithm (SPA) opens the door to the development of a new detector, belonging to the family of the detectors of Successive Interference Cancellations (SIC), which will be able to compete in performance with the KBest detectors. This work provides the necessary algorithmic keys that make viable and competitive the hardware implementation of the SPA algorithm. In particular, two mechanisms of control of repetitions have been developed: Simplified-ESPA (SESPA) and Table-ESPA (TESPA), and the mechanisms for obtaining hard and soft output, existing in the literature, have been adapted to this algorithm. It has designed the first VLSI architecture for the SPA algorithm, being highly flexible, in the sense that adapts to different conditions of transmission and complies with the latest published specifications in the WiMAX and LTE standards. The flexibility of the architecture allows you to select different configurations of antennas in transmission and reception, from 2x2 to 4x4, different modulation schemes from QPSK until 256QAM, controls the balance between transmission rate and the benefits BER/FER and offers the soft output and hard output decisions. Finally, with this architecture has been implemented the SESPA and TESPA detectors, with soft output and hard output, in FPGA and ASIC technology. These detectors have been evaluated and compared to the best published in the specialized literature, achieving a peak rate of 465 Mbps for the detector SESPA 4x4 256QAM, with an area of 3.83 mm2 with a 90 nm technology. The detectors implemented offer as added value, in addition to the high configurability, the ability to decode 256-QAM without increasing the area. This feature is highly competitive with the non-linear detectors based on KBest, which are very sensitive, in regard to decoding rate and area, with the selected modulation scheme. In addition, the detectors based on ESPA reach a FER performance (soft output) clearly competitive with KBest detectors, due to a higher quality of the LLR generated by the ESPA. The comparison with other flexible architectures selected shows that the SESPA and TESPA detectors offer the greater configurability of transmission parameters and the best balance between area, BER performance and detection rate. / [ES] La insaciable demanda de ancho de banda de comunicación por parte de los usuarios finales, unido al abaratamiento de los terminales y de los servicios de telecomunicación han provocado un crecimiento espectacular del mercado de las comunicaciones inalámbricas en estos últimos años. Las entidades responsables, a nivel internacional, de la estandarización tecnológica han sabido acompañar y guiar este crecimiento redactando normas como LTE (Long Term Evolution), IEEE 802.11 (WiFi) e IEEE 802.16 (WiMax) o las redes 3G o 4GPP. Todas ellas comparten como denominador común, para la mejora de la eficiencia espectral, el uso de las tecnologías MIMO, que utiliza múltiples antenas en emisor y receptor, y el uso de esquemas de modulación elevados como 256QAM, introducido en la revisión 12 del estándar 3GPP-LTE. Bajo esta perspectiva de grandes ganancias en la eficiencia espectral, no es de extrañar que la tecnología MIMO haya sido incorporada en los estándares mencionados anteriormente. No obstante, conseguir estas ganancias no es trivial, hasta el punto de que la implementación VLSI de esta tecnología se ha convertido en un reto. En esta tesis se ha realizado un estudio exhaustivo de diferentes detectores MIMO, fijando el punto de mira en aquellos pertenecientes a las dos familias que muestran mejores características para su implementación VLSI: cancelación sucesiva de interferencias (detector VBLAST) y basados en búsqueda en árbol (detector KBest). Aunque inicialmente las prestaciones alcanzadas por los segundos (KBest) son muy superiores a las de los primeros (VBLAST), la reciente aparición en la literatura especializada del algoritmo de proyecciones sucesivas (SPA) abre la puerta al desarrollo de un nuevo detector, que pueda competir en prestaciones con los detectores KBest. La tesis aporta las claves algorítmicas necesarias que hacen viable y competitiva la implementación hardware del algoritmo SPA. En particular, se han desarrollado dos mecanismos de control de repeticiones: Simplified-ESPA (SESPA) y Table-ESPA (TESPA), y se han adaptado los mecanismos de obtención de salidas hard output y soft output, existentes en la literatura, a este algoritmo. Se ha diseñado la primera arquitectura VLSI para el algoritmo SPA, siendo ésta altamente flexible, en el sentido de que se adapta a diferentes condiciones de transmisión y cumple con las últimas especificaciones publicadas en los estándares WiMAX y LTE. La flexibilidad de la arquitectura permite seleccionar diferentes configuraciones de antenas en transmisión y recepción, desde 2x2 hasta 4x4, diferentes esquemas de modulación desde QPSK hasta 256QAM, controla el balance entre tasa de transmisión y las prestaciones BER/FER y ofrece las decisiones soft output y hard output. Finalmente, con esta arquitectura se ha realizado la implementación de los detectores SESPA y TESPA, con salidas soft output y hard output, en los dispositivos FPGA y ASIC. Estos detectores han sido evaluados y comparados con los mejores publicados en la literatura especializada, consiguiendo la tasa de pico máxima de 465 Mbps para el detector SESPA 4x4 256QAM, en un área de 3.83 mm2 con una tecnología de 90 nm. Los detectores implementados ofrecen como valor añadido, además de la alta configurabilidad, la posibilidad de decodificar 256QAM sin incrementar el área. Esta característica es altamente competitiva con los detectores no lineales basados en KBest, que son muy sensibles, en cuanto a tasa de decodificación y área se refiere, con el esquema de modulación seleccionado. Además, los detectores basados en ESPA alcanzan unas prestaciones FER (soft output) claramente competitivas con los detectores KBest, debido a la mayor calidad del LLR generado por el ESPA. La comparación con otras arquitecturas flexibles seleccionadas demuestra que los detectores SESPA y TESPA ofrecen la mayor configurabilidad de parámetros de transmisión y el mejor equilibrio entre área, pr / [CA] La insaciable demanda d'ample de banda de comunicació per part dels usuaris finals, unit a l'abaratiment dels terminals i dels servicis de telecomunicació han provocat un creixement espectacular del mercat de les comunicacions sense fils en aquests últims anys. Les entitats responsables, a nivell internacional, de l'estandardització tecnològica han sabut acompanyar i guiar aquest creixement redactant normes com LTE (Long Term Evolution), IEEE 802.11 (WiFi) i IEEE 802.16 (WiMax) o les xarxes 3G o 4GPP. Totes elles comparteixen com denominador comú, per a la millora de l'eficiència espectral, l'ús de les tecnologies MIMO, que utilitza múltiples antenes en emissor i receptor, i l'ús d'esquemes de modulació elevats com 256QAM, introduït en la revisió 12 de l'estàndard 3GPP-LTE. Baix esta perspectiva de grans guanys en l'eficiència espectral, no és d'estranyar que la tecnologia MIMO hi haja estat incorporada en els normatives mencionats anteriorment. No obstant això, aconseguir aquests guanys no és trivial, fins l'extrem que la implementació VLSI d'aquesta tecnologia s'ha convertit en un repte. En aquesta tesi s'ha realitzat un estudi exhaustiu de diferents detectors MIMO, fixant el punt de mira en aquells que pertanyen a les dos famílies que mostren millors característiques per a la seua implementació VLSI: cancel-lació successiva d'interferències (detector VBLAST) i els basats en recerca en arbre (detector KBest). Encara que inicialment les prestacions aconseguides pels segons (KBest) són molt superiors a les dels primers (VBLAST), la recent aparició en la literatura especialitzada de l'algoritme de projeccions successives (SPA) permet el desenvolupament d'un nou detector, que puga competir en prestacions amb els detectors KBest. Este treball aporta les claus algorítmiques necessàries que fan viable i competitiva la implementació hardware de l'algoritme SPA. En particular, s'han desenvolupat dos mecanismes de control de repeticions: Simplified-ESPA (SESPA) i Table-ESPA (TESPA), i s'han adaptat els mecanismes d'obtenció d'eixides hard-output i soft-output, existents en la literatura, a aquest algoritme. S'ha dissenyat la primera arquitectura VLSI per a l'algoritme SPA, sent aquesta altament flexible, en el sentit de que s'adapta a diferents condicions de transmissió i acompleix les últimes especificacions publicades en els estàndards WiMax i LTE. La flexibilitat de l'arquitectura permet seleccionar diferents configuracions d'antenes en transmissió i recepció, des de 2x2 fins 4x4, diferents esquemes de modulació des de QPSK fins 256QAM, controla el balanç entre taxa de transmissió i les prestacions BER/FER i ofereix les decisions hard output i soft output. Finalment, amb l'arquitectura proposta s'ha realitzat la implementació dels detectors SESPA i TESPA, amb eixides hard output i soft output, en els dispositius FPGA i en ASIC. Aquests detectors han segut valorats i comparats amb els millors publicats en la literatura especialitzada, i s'ha aconseguint la taxa de pic màxim de 465 Mbps per al detector SESPA 4x4 256QAM, dins una àrea de 3.83 mm2 en una tecnologia de 90 nm. Els detectors implementats ofereixen com a valor afegit, a més de l'alta configurabilitat, la possibilitat de decodificar 256QAM sense incrementar l'àrea. Esta característica és altament competitiva en els detectors no lineals basats en KBest, que són molt sensibles, en relació a taxa de decodificació i a l'àrea del circuit, a l'esquema de modulació seleccionada. A més a més, els detectors basats en ESPA aconsegueixen unes prestacions FER (soft output) clarament competitives amb els detectors KBEST, degut a la major qualitat del LLR generat per l'ESPA. La comparació amb altres arquitectures flexibles seleccionades demostra que els detectors SESPA i TESPA ofereixen una major configurabilitat de paràmetres de transmissió i un millor equilibri entre l'àrea del circuit, les prestacions BER i la taxa de dete / Marín-Roig Ramón, J. (2016). Implementación VLSI del algoritmo de proyecciones sucesivas para detección de sistemas MIMO [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/62164

La couronne solaire est la source d'un vent de plasma qui interagit avec les divers objets du système solaire : planètes, comètes et astéroïdes. Le développement des instruments destinés à être embarqués à bord de satellites et de sondes spatiales permet d'étudier, in situ, les relations soleil Terre et plus généralement le vent solaire et les environnements ionisés planétaires. L'étude de ces phénomènes nécessite la combinaison d'instruments permettant de caractériser à la fois les ondes et leurs particules. Nous nous sommes intéressés à l'intégration de l'électronique des instruments spatiaux, et notamment la chaine d'amplification analogique de magnétomètres à induction et la chaîne d'amplification / discrimination de détecteurs de particules, en technologie standard CMOS 0.35 m. Les circuits étudiés, associés respectivement au magnétomètre à induction et au détecteur de particules, permettent l'amplification faible bruit à basse fréquence et l'amplification ultrasensible de charge sur une large gamme. Ces circuits doivent en outre répondre aux exigences du spatial en terme de consommation, tenue en température et en radiation. Le mémoire de thèse s'articule autour de la présentation de l'environnement ionisé de la Terre, la présentation des instruments scientifiques (magnétomètre spatial et détecteur de particules), la description des architectures des circuits CMOS permettant d'atteindre des performances inédites. Un travail important sur les structures d'amplifications a été mené afin de réduire considérablement la consommation et augmenter la sensibilité de la chaine électronique de traitement du détecteur de particules. Ainsi, la faisabilité d'une électronique intégrée multivoie pour l'analyseur de particules à optique hémisphérique contenant jusqu'à 256 pixels a été prouvée. Réduire le niveau de bruit en basse fréquence (de quelques 100 mHz à quelque 10 kHz) des circuits à base de composants MOS a toujours été une tache fastidieuse, puisque ce type de composants n'est à la base, pas destiné à une telle gamme de fréquence. Il a été donc nécessaire de concevoir des structures d'amplification originales par la taille non habituelle, voir à la limite autorisée par les procédés de fabrication, de leur transistors d'entrée. Cette solution a permis de réduire considérablement le niveau de bruit vu à l'entrée de l'électronique d'amplification des fluxmètres. L'avantage d'utiliser une technologie CMOS est le faible bruit en courant, la faible consommation et résoudre le problème de l'encombrement. Les résultats obtenus lors des tests de validations et en radiations sont très satisfaisants. Ils permettent d'ouvrir une éventuelle voie pour l'électronique intégrée au sein de l'instrumentation spatiale. Les performances obtenues notamment lors d'un tir fusée a renforcé la fiabilité d'une telles conceptions pour le domaine spatial.

Des développements technologiques récents concernant les photodiodes à effet avalanche (PDA) ont mené à la conception et la fabrication d'un tout nouveau module de détection de radiation TEP (tomographie d'émission par positrons) destiné à l'imagerie moléculaire préclinique. Il est basé sur une matrice de 8 par 8 scintillateurs LYSO (ortho-silicate de lutétium dopé au cérium, cerium-doped lutetium yttrium orthosilicate ) individuellement couplés aux pixels de deux matrices monolithiques de 4 par 8 PDA. Cette avancée, pouvant amener la résolution spatiale d'un scanner à passer sous la barrière du mm, exige la conception d'un tout nouveau système d'acquisition de données. En effet, il faut adapter le système de lecture individuelle de chacun des pixels du bloc de détection de façon à satisfaire la multiplication par ~8, relativement à une version antérieure (le LabPET[indice supérieur TM] I), de la densité de pixels du futur scanner LabPET[indice supérieur TM] II. Conséquemment, le traitement de signal numérique ne peut être exclusivement embarqué dans les matrices de portes logiques programmable (field-programmable gate array , FPGA) du système d'acquisition, en considérant les aspects monétaires, d'espace occupé et de puissance consommée de l'ensemble du projet LabPET[indice supérieur TM] II. De façon à s'adapter à cette nouvelle réalité, un nouveau circuit intégré à application spécifique (application specific integrated circuit, ASIC) à signaux mixtes avec 64 canaux d'acquisition, fabriqué avec la technologie TSMC CMOS 0,18 [micromètre], a été conçu. L'ASIC utilise la méthode de temps au-dessus d'un seuil (time over threshold , ToT), déjà implantée dans des applications de physique des hautes-énergies, de manière à extraire numériquement l'information relative à un rayonnement interagissant avec la matrice de détection (l'énergie, le temps et le numéro de pixel de l'événement). Dans le cadre de ce projet, une architecture complexe de machines à états-finis, cadencée par une horloge de 100 MHz, a été implantée et elle permet à l'ASIC d'identifier le taux anticipé de 3 000 événements par seconde par canal. Ceci est réalisé en calculant en temps réel le paramètre ToT tout en assurant la calibration adéquate de chacune des chaînes d'acquisition. Le circuit intégré peut caractériser jusqu'à 2 Mévénements/s malgré son unique lien différentiel à bas voltage (low-voltage differential signaling, LVDS) de transfert de données et consomme environ 600 mW. L'ASIC a été développé en suivant un processus de conception de circuits intégrés à signaux mixtes. Il permet notamment de minimiser et de vérifier l'impact des indésirables effets parasites sur la circuiterie analogique et numérique de l'ensemble avant que les dessins de masques ne soient envoyés vers la fonderie pour fabriquer le circuit désiré.