This thesis is concerned with the development of MOS charge-coupled device (CCD) technology for future applications in X-ray astronomy. Of particular interest is increased detection efficiency of high energy X-ray photons and increased pixel readout speed for large area sensors. Chapter 2 reviews the generation of X-rays, methods for extra-terrestrial X-ray observations, detectors and provides an overview of X-ray astronomy missions. Chapter 3 discusses the CCD and introduces some of the recent technological developments that improve their overall performance for optical and X-ray photon detection. Chapter 4 presents the basic laboratory equipment and methods used to carry out the experimental work of this thesis. Chapter 5 presents the characterisation of new high resistivity devices that were manufactured by e2v technologies during the work of this thesis. Chapter 6 describes a method for estimating the depletion depth of a CCD by analysing the X-ray event patterns that are generated in CCD image data. Chapter 7 presents the equipment developed and experimental measurements taken to evaluate the high energy X-ray quantum efficiency of a high resistivity CCD. Finally, Chapter 8 describes the ongoing development and characterisation of low noise ASICs that are intended for use in future X-ray astronomy missions.

ce rapport résume les développements réalisés en électronique pour lire le calorimètre à Argon Liquide (LAr) d'ATLAS au LHC puis le R&D effectué dans CALICE pour lire ceux de l'ILC en passant par les circuits développés pour lire les photomultiplicateurs multi-anode (MaPMT) pour OPERA ou pour la luminosité d'ATLAS et qui ont aussi des applications en imagerie médicale. Commencée au début des années 90, le R&D pour la calorimétrie d'ATLAS était extrêmement challenging en termes de vitesse de lecture, tenue aux radiations et précision de mesure. La vitesse élevée a nécessité une nouvelle approche de préamplificateurs de courant plutôt que de charge et la définition du bruit en ENI. Les préamplificateurs ont été développés a Orsay ainsi que les shapers monolithiques, ils sont détaillés dans le chapitre 1 ainsi que les considérations sur le filtrage numérique, qui constituait une nouveauté pour la communauté et qui ne donnait pas les résultas escomptés au début. Le chapitre 2 est consacré au système de calibration, développé et produit par Orsay et dont la performance poussée a nécessité des études approfondies. Le chapitre 3 clôt les études pour ATLAS avec un résumé des mesures qui ont dû être faites sur les 200 000 voies du détecteur pour le comprendre et le modéliser afin d'atteindre partout la précision et l'uniformité meilleures que le pourcent. Ces travaux pour ATLAS se sont achevés en 2004, même si des développements ont été réalisés pour les calorimètres de NA48 et D0 durant cette même période et sur des sujets connexes qui ne sont pas détaillés ici. La prochaine génération de collisionneurs après le LHC nécessitera une nouvelle génération de calorimètres, beaucoup plus granulaires (on parle d' « imaging calorimetry », avec des centaines de millions de canaux) et d'électronique de lecture intégrée dans le détecteur. Les ASICs développés pour cette application dans le cadre de la collaboration « CALICE » sont décrits au chapitre 4. Ils intègrent toutes les fonctions d'amplification, digitisation et lecture intégrée qui ont font de véritables « Systems On Chip » (SoC). Une famille de 3 circuits permet de lire le calorimètre électromagnétique Silicium-Tungstène, les RPCs du calorimètre hadronique digital ou les SiPM du calorimètre hadronique analogique ; très performants et versatiles, ils trouvent de nombreuses applications extérieures Ces circuits ont repris de précédents blocs de chips mis au point dans les années 2000 pour lire les photomultiplicateurs multi-anodes du Target Tracker de l'expérience OPERA puis du luminomètre de l'expérience ATLAS et qui sont décrits au chapitre 5 Ces circuits trouvent une continuation actuelle dans les photodétecteurs intégrés de grandes dimensions, développés pour de futures expériences Neutrino.

Pour développer un hodoscope de faisceau en hadronthérapie, capable de localiser les ions dans le plan transverse et de les étiqueter en temps avec une précision de 1 nc et un taux de comptage de 100 000 000 HZ, nous avons mené des études de conception d'ASICs (Aplication Specific Integrated Circuits) de lecture à associer à des photomultiplicateurs multi-anode. Un front-end ASIC 16 voies en technologieAMS BiCMOS 0,35 µm a été conçu, fabriqué et testé. Il intégre, sur chaque voie, un convoyeur de courant avec deux sorties en étage d'entrée, et deux étages de sortie séparés qui sont respectivement un comparateur en courant et un préamplificateur de charge. Il réalise à la fois la détection d'évènements et la quantification de signal détecté. L'étude de conception a apporté des performances optimisées sur la dynamique d'entrée, la consommation d'énergie, la rapidité, le bruit. Le fonctionnement du circuit de lecture incorporé dans un système de test a aussi été vérifié par une expérimentation en faisceau. D'autre part, nous avons conçu un ASIC d'étiquetage en temps utilisant la technologie AMS CMOS 0,35 µm. Il est à base d'une boucle à verrouillage de délai analogique avec la mise en oeuvre de la méthode de mesure du "temps de vol", et dispose d'un mode d'entrée d'horloge LVDS (Low Voltage Differential Singaling) et d'une sortie de 5 bits en code Gray. Il fonctionne avec une résolution temporelle de 200 ps selon les résultats de tests. Ces études nous ont permis de lancer un nouveau projet de conception : intégrer sur une puce les fonctions électroniques que nous avons réalisées et validées. / To develop a beam hodoscope in hadrontherapy, able to localize the beam position and to get a time tagging with a accuracy of ~ 1ns at a count rate of 100 000 000 HZ, we have studied and designed read-out ASICs' (Application Specific Intergrated Circuits) to be associated with multi-anode photomultiplier. One of 16-channel front-end ASIC in 0,35 µm AMS BICMOS process ahs been designed, fabraicated and tested. Each channel consists to a current coveyor (with two current outputs) as an input stage, and two separat output stages wich are a current comparator and a charge-sensitive amplifier (CSA) respectively. It performs both signal-event detection and signal charge quantification. The design work includes optimization of circuit performances such as input dynamic range, power dissipation; speed and noise. The circuit has also ben incorporated in a test system and its opration has been verified by beam experimentation. On the other hand, we have also designed another ASIC in a 0.35 µm AMS CMOS process. Itn is based on an analog DLL (Delay Locked Loop) with implementation of the TOF (Time Of Flight) measuring method. It has a LVDS (Low Voltage Differential Signaling) clock input mode and a 5-bit Gray-code output. It operates with 200-ps timing rsolution according to test results. These studies have led us to launch a new design project: integrating the studied and validated electronic functions on a single chip.

Application specific integrated circuit (ASIC) accelerators are widely seen as the go-to-solution for improving application performance and energy efficiency in the face of the collapse of Dennard scaling and the so-called “power wall” facing modern computer systems design. Given this reality, the proportion of modern system-on-chip (SoC) die area which can be truly called a programmable general-purpose computer has been in rapid decline for at least the past decade. This shrinking natural habitat for end-user-developed computer programs on the physical substrate of modern computer systems, however, is at odds with computers’ greatest asset: their flexibility and their inherent ability to perform whatever wishes exist in the minds of their programmers. Programmable accelerators exist already as part of the evolving landscape of heterogeneous computing to address the performance gap between general-purpose application processors and these specialized ASICs. Graphics processing units (GPUs) push pixels, with their processing elements (PEs) in lockstep, and can train neural networks among other embarrassingly parallel tasks, and digital signal processors (DSPs) connect our smartphones to the analog world of radio frequency communications. Field programmable gate arrays (FPGAs) allow digital designers to create logic circuits that can emulate ASICs and share their ability to express spatial parallelism but can be reprogrammed as needed. Yet, FPGAs pay a price for their flexibility: their bitwise reconfigurable digital logic and low compute density can often yield order-of-magnitude reductions in power-performance-area (PPA) figures of merit compared to ASICs, and in order to achieve a high quality of result, FPGAs typically need users with digital design expertise. Spatial architectures seek to reduce the PPA gulf between ASICs and currently widely deployed programmable accelerators by allowing programmers to express compute kernels in high level programming languages that assume minimal specialized knowledge and run these kernels on a parallel substrate of fixed instruction set architecture (ISA) PEs. These hardened VLSI datapaths can take advantage of spatial parallelism and irregular control flow with PPA results closer to ASICs than the existing mainstream options for programmable acceleration. This thesis focuses on a particular class of spatial architectures called locally autonomous spatial architectures, in which PEs function as tiny processors unto themselves, with completely independent control and their own separate programs, communicating with other PEs over a spatial interconnect fabric and collaborating with other PEs to cooperatively perform parallel computation. They can accomplish this with improved scalability over centrally controlled alternative spatial architectures due to lack of physically intractable global control mechanisms. This thesis proposes a complete spatial kernel acceleration system. It establishes a model of computation for the underlying accelerator architecture based on dataflow process networks (DPNs), and develops an original “spatial thread” (ST) accelerator architecture for executing kernels defined as DPNs on a spatial substrate. It then performs a detailed microarchitectural analysis to arrive at an optimal microarchitectural scheme for spatial PEs and weighs the relative benefits of conventional heavyweight packet-switched networks-on-chip (NoCs) as opposed to lightweight circuit switched alternatives for the spatial array. It then describes the design, implementation, verification and testing of a complete test ultra-low power (ULP) integrated circuit (IC) for an instance of the proposed accelerator architecture and microarchitecture named “Catena” and discusses the low-power techniques used to achieve energy efficiency. It then outlines a proposed compiler scheme for compiling sequential OpenCL C kernels via LLVM to DPNs to be executed by the accelerator.

Pour développer un hodoscope de faisceau en hadronthérapie, capable de localiser les ions dans le plan transverse et de les étiqueter en temps avec une précision de 1 nc et un taux de comptage de 100 000 000 HZ, nous avons mené des études de conception d'ASICs (Aplication Specific Integrated Circuits) de lecture à associer à des photomultiplicateurs multi-anode. Un front-end ASIC 16 voies en technologieAMS BiCMOS 0,35 µm a été conçu, fabriqué et testé. Il intégre, sur chaque voie, un convoyeur de courant avec deux sorties en étage d'entrée, et deux étages de sortie séparés qui sont respectivement un comparateur en courant et un préamplificateur de charge. Il réalise à la fois la détection d'évènements et la quantification de signal détecté. L'étude de conception a apporté des performances optimisées sur la dynamique d'entrée, la consommation d'énergie, la rapidité, le bruit. Le fonctionnement du circuit de lecture incorporé dans un système de test a aussi été vérifié par une expérimentation en faisceau. D'autre part, nous avons conçu un ASIC d'étiquetage en temps utilisant la technologie AMS CMOS 0,35 µm. Il est à base d'une boucle à verrouillage de délai analogique avec la mise en oeuvre de la méthode de mesure du "temps de vol", et dispose d'un mode d'entrée d'horloge LVDS (Low Voltage Differential Singaling) et d'une sortie de 5 bits en code Gray. Il fonctionne avec une résolution temporelle de 200 ps selon les résultats de tests. Ces études nous ont permis de lancer un nouveau projet de conception : intégrer sur une puce les fonctions électroniques que nous avons réalisées et validées.

International Telemetering Conference Proceedings / October 25-28, 1999 / Riviera Hotel and Convention Center, Las Vegas, Nevada / GSFC in keeping with the tenets of NASA has been aggressively investigating new technologies for spacecraft and ground communications and processing. The application of these technologies, together with standardized telemetry formats, make it possible to build systems that provide high-performance at low cost in a short development cycle. The High Rate Telemetry Acquisition System (HRTAS) Prototype is one such effort that has validated Goddard's push towards faster, better and cheaper. The HRTAS system architecture is based on the Peripheral Component Interconnect (PCI) bus and VLSI Application-Specific Integrated Circuits (ASICs). These ASICs perform frame synchronization, bit-transition density decoding, cyclic redundancy code (CRC) error checking, Reed-Solomon error detection/correction, data unit sorting, packet extraction, annotation and other service processing. This processing in performed at rates of up to and greater than 150 Mbps sustained using a high-end performance workstation running standard UNIX O/S, (DEC 4100 with DEC UNIX or better). ASICs are also used for the digital reception of Intermediate Frequency (IF) telemetry as well as the spacecraft command interface for commands and data simulations. To improve the efficiency of the back-end processing, the level zero processing sorting element is being developed. This will provide a complete hardware solution to extracting and sorting source data units and making these available in separate files on a remote disk system. Research is on going to extend this development to higher levels of the science data processing pipeline. The fact that level 1 and higher processing is instrument dependent; an acceleration approach utilizing ASICs is not feasible. The advent of field programmable gate array (FPGA) based computing, referred to as adaptive or reconfigurable computing, provides a processing performance close to ASIC levels while maintaining much of the programmability of traditional microprocessor based systems. This adaptive computing paradigm has been successfully demonstrated and its cost performance validated, to make it a viable technology for the level one and higher processing element for the HRTAS. Higher levels of processing are defined as the extraction of useful information from source telemetry data. This information has to be made available to the science data user in a very short period of time. This paper will describe this low cost solution for high rate data processing at level one and higher processing levels. The paper will further discuss the cost-benefit of this technology in terms of cost, schedule, reliability and performance.

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Cette thèse présente un système bioélectronique prometteur, l’Hynet. Ce Réseau Hybride (vivant-artificiel) est conçu pour l’étude du comportement à long terme des cellules électrogénératrices, comme les neurones et les cellules betas, en deux aspects : l’individuel et en réseau. Il est basé sur une boucle fermée et sur la communication en temps réel entre la culture cellulaire et une unité artificielle (Matériel, Logiciel). Le premier Hynet utilise des Matrices d’électrodes (MEA) commerciales qui limitent les performances spatiotemporelles du Hynet. Une nouvelle Matrice d’électrodes intelligente (iMEA) est développée. Ce nouveau circuit intégré, analogique et mixte, fournit une interface à forte densité, à forte échelle et adaptative avec la culture. Le nouveau système améliore le traitement des données en temps réel et une acquisition faible bruit du signal extracellulaire. / This thesis presents a promising new bioelectronics system, the Hynet. The Hynet is a Hybrid (living-artificial) Network, developed to study the long-term behavior of electrogenic cells (such as Neurons or Beta-cells), both individually and in a network. It is based on real-time closed-loop communication between a cell culture (bioware) and an artificial processing unit (hardware and software). In the first version of our Hynet, we use commercial Multielectrode Arrays (MEA) that limits its spatiotemporal performances. A new Intelligent Multielectrode Array (iMEA) is therefore developed. This new analog/mixed integrated circuit provides a large-scale, high-density, and adaptive interface with the Bioware, which improves the real-time data processing and the low-noise acquisition of the extracellular signal. / Esta dissertação de doutorado apresenta um sistema bioeletrônico auspicioso, o Hynet. Esta Rede Híbrida (viva e artificial), é concebida para o estudo do comportamento à longo prazo de células eletrogeneradoras (como neurônios ou células beta), em dois aspectos : individual e em redes. Ele é baseado na comunicação bidirecional, em laço fechado e em tempo real entre uma cultura celular (Bioware) e uma unidade artificial (Hardware ou Software). Um primeiro Hynet é apresentado, mas o uso de Matrizes de Eletrodos (MEA) comerciais limita a performance do sistema. Finalmente, uma nova Matriz de Eletrodos Inteligente (iMEA) é desenvolvida. Este novo circuito integrado fornece uma interface adaptativa, em alta densidade e grande escala, com o Bioware. O novo sistema melhora o processamento de dados em tempo real e a aquisição baixo ruído do sinal extracelular.

Accurate estimation of voltage drop (IR drop), in Application-Specific Integrated Circuits (ASICs) is a critical challenge, which impacts their performance and power consumption. As technology advances and die sizes shrink, predicting IR drop fast and accurate becomes increasingly challenging. This thesis focuses on exploring the application of Machine Learning (ML) algorithms, including Extreme Gradient Boosting (XGBoost), Convolutional Neural Network (CNN) and Graph Neural Network (GNN), to address this problem. Traditional methods of estimating IR drop using commercial tools are time consuming, especially for complex designs with millions of transistors. To overcome that, ML algorithms are investigated for their ability to provide fast and accurate IR drop estimation. This thesis utilizes electrical, timing and physical features of the ASIC design as input to train the ML models. The scalability of the selected features allows for their effective application across various ASIC designs with very few adjustments. Experimental results demonstrate the advantages of ML models over commercial tools, offering significant improvements in prediction speed. Notably, GNNs, such as Graph Convolutional Network (GCN) models showed promising performance with low prediction errors in voltage drop estimation. The incorporation of graph-structures models opens new fields of research for accurate IR drop prediction. The conclusions drawn emphasize the effectiveness of ML algorithms in accurately estimating IR drop, thereby optimizing ASIC design efficiency. The application of ML models enables faster predictions and noticeably reducing calculation time. This contributes to enhancing energy efficiency and minimizing environmental impact through optimised power circuits. Future work can focus on exploring the scalability of the models by training on a smaller portion of the circuit and extrapolating predictions to the entire design seems promising for more efficient and accurate IR drop estimation in complex ASIC designs. These advantages present new opportunities in the field and extend the capabilities of ML algorithms in the task of IR drop prediction. / Noggrann uppskattning av spänningsfallet (IR-fall), i ASIC är en kritisk utmaning som påverkar deras prestanda och strömförbrukning. När tekniken går framåt och formstorlekarna krymper, blir det allt svårare att förutsäga IR-fall snabbt och exakt. Denna avhandling fokuserar på att utforska tillämpningen av ML-algoritmer, inklusive XGBoost, CNN och GNN, för att lösa detta problem. Traditionella metoder för att uppskatta IR-fall med kommersiella verktyg är tidskrävande, särskilt för komplexa konstruktioner med miljontals transistorer. För att övervinna det undersöks ML-algoritmer för deras förmåga att ge snabb och exakt IR-falluppskattning. Denna avhandling använder elektriska, timing och fysiska egenskaper hos ASIC-designen som input för att träna ML-modellerna. Skalbarheten hos de valda funktionerna möjliggör deras effektiva tillämpning över olika ASIC-designer med mycket få justeringar. Experimentella resultat visar fördelarna med ML-modeller jämfört med kommersiella verktyg, och erbjuder betydande förbättringar i förutsägelsehastighet. Noterbart är att GNNs, såsom GCN-modeller, visade lovande prestanda med låga prediktionsfel vid uppskattning av spänningsfall. Införandet av grafstrukturmodeller öppnar nya forskningsfält för exakt IRfallförutsägelse. De slutsatser som dras betonar effektiviteten hos MLalgoritmer för att noggrant uppskatta IR-fall, och därigenom optimera ASICdesigneffektiviteten. Tillämpningen av ML-modeller möjliggör snabbare förutsägelser och märkbart minskad beräkningstid. Detta bidrar till att förbättra energieffektiviteten och minimera miljöpåverkan genom optimerade kraftkretsar. Framtida arbete kan fokusera på att utforska skalbarheten hos modellerna genom att träna på en mindre del av kretsen och att extrapolera förutsägelser till hela designen verkar lovande för mer effektiv och exakt IR-falluppskattning i komplexa ASIC-designer. Dessa fördelar ger nya möjligheter inom området och utökar kapaciteten hos ML-algoritmer i uppgiften att förutsäga IR-fall.