Sont présentés les différents travaux que j'ai pu effectuer: dans le domaine des automates cellulaires et de leur programmation, puis les travaux portant sur les fonctions Booléennes et leur complexité.

The Discrete Controller Synthesis (DCS) technique is used for automatic generation of correct-by-construction hardware controllers. For a given plant (a state-based model), and an associated control specification (a behavioral requirement), DCS generates a controller which, composed with the plant, guarantees the satisfaction of the specification. The DCS technique used relies on binary decision diagrams (BDDs). The controllers generated must be compliant with standard RTL hardware synthesis tools. Two main issues have been investigated: the combinational explosion, and the actual generation of the hardware controller. To address combinational explosion, common approaches follow the "divide and conquer" philosophy, producing modular control and/or decentralized control. Most of these approaches do not consider explicit communication between different components of a plant. Synchronization is mostly achieved by sharing of input events, and outputs are abstracted away. We propose an incremental DCS technique which also applies to communicating systems. An initial modular abstraction is followed by a sequence of progressive refinements and computations of approximate control solutions. The last step of this sequence computes an exact controller. This technique is shown to have an improved time/memory efficiency with respect to the traditional global DCS approach. The hardware controller generation addresses the control non-determinism problem in a specific way. A partially closed-loop control architecture is proposed, in order to preserve the applicability of hierarchical design. A systematic technique is proposed and illustrated, for transforming the automatically generated control equation into a vector of control functions. An application of the DCS technique to the correction of certain design errors in a real design is illustrated. To prove the efficiency of the incremental synthesis and controller implementation, a number of examples have been studied.

Os algoritmos para síntese de circuitos digitais em geral visam a melhoria de uma função de custo composta de quatro critérios: área, desempenho, potência e testabilidade. Normalmente estes algoritmos conseguem uma relação de compromisso para a otimização de dois critérios. Efeitos indesejáveis também podem surgir com a otimização de um destes critérios. Por exemplo, as otimizações de desempenho podem introduzir falhas de colagem não testáveis (redundâncias) em um circuito, reduzindo a sua testabilidade. Muitos algoritmos de síntese lógica exploram propriedades específicas de determinadas funções a serem sintetizadas. Um exemplo de função com propriedades específicas são as funções ditas unate. Um exemplo deste tipo de função é o sinal de carry de um somador completo. Este tipo de função exige cuidados especiais para evitar a introdução de redundâncias. Muitos dos algoritmos para síntese lógica empregam a decomposição de Shannon para melhorar o desempenho de um circuito. A equação geral da decomposição de Shannon é expressa através de uma função binate. As redundâncias sempre serão introduzidas nos circuitos quando uma equação binate é utilizada para representar uma função unate. Diagramas de Decisão Binária (BDDs) são um tipo estruturas de dados muito utilizadas em algoritmos para síntese lógica. A decomposição de Shannon também é utilizada para derivar circuitos a partir de BDDs. Este tipo de estrutura representa uma função lógica, mas não mantém uma representação sem redundâncias da mesma. Infelizmente, os circuitos derivados a partir desta estrutura poderão ser redundantes, principalmente quando a decomposição de Shannon for utilizada. Existem estruturas de dados capazes de representar uma função sem redundâncias. Este é o caso dos VPBDDs , que possuem propriedades especiais que preservam características de testabilidade da função representada. Baseando-se nas propriedades dos VPBDDs, um novo algoritmo para remoção de redundâncias foi proposto. Este algoritmo é capaz de gerar circuitos sem redundâncias, mesmo quando a função, que é representada pelo VPBDD, é unate. Além da geração de circuitos sem redundâncias, o algoritmo garante que o atraso do circuito não aumenta após a remoção de redundâncias. A área dos circuitos resultantes pode aumentar, diminuir ou permanecer a mesma, considerando o número de portas lógicas utilizadas. Todos os resultados obtidos neste trabalho mostram que o algoritmo consegue realizar a remoção de redundâncias, sem prejudicar o atraso do circuito. Além disso, todos os caminhos redundantes do circuito têm seu atraso reduzido, pois com a remoção de redundâncias o número de portas lógicas em série é reduzido. A aplicação deste algoritmo apresenta bons resultados para circuitos aritméticos. Isto se deve principalmente ao fato do carry ser uma função unate, o que pode introduzir redundâncias no circuito se esta propriedade (de ser unate) não for tratada adequadamente. O algoritmo proposto também abre possibilidades para a criação de outras ferramentas de CAD, como por exemplo: uma ferramenta para análise de timing, um gerador de circuitos aritméticos sem redundâncias, ou ainda uma ferramenta para geração de teste, incluindo lista de falhas, vetores de teste e cobertura de falhas. / Algorithms for digital circuit design aim the reduction of a cost function composed of four criteria: area, delay, power and testability. Usually these algorithms are able to obtain a trade-off for the optimization of two of these criteria. Undesired effects may occur due to the optimization of one of the criteria. For instance, delay optimizations may introduce non testable stuck-at faults (redundancies) in a circuit, this way reducing its testability. Several logic synthesis algorithms exploit specific properties of the logic functions to be synthesized. One example of function with specific properties are the socalled unate functions. An example of this kind of function is the carry-out sign in a full adder circuit. This kind of function require special care in order to avoid redundancy introduction. Shannon decomposition [SHA 38] is used in many logic synthesis algorithms for improving circuit performance. The general case of the Shannon decomposition is represented by a binate (not unate) equation. Redundancies are introduced in a circuit when a binate equation is used to express a unate function. Binary Decision Diagrams (BDDs) are a kind of data structures widely used in the field of logic synthesis. Shannon decomposition is also used to derive circuits from BDDs. This data structure is used to represent logic functions, but it is not able to maintain an irredundant representation of any logic function. Unfortunately, circuits derived from BDDs will possibly have redundancies, specially when Shannon decomposition is used. Some data structures are able to represent any logic function in a irredundant form. This is the case of the VPBDDs [REI 95a] [REI 2000], which have special properties that preserve the testability properties of the functions being represented. Based on VPBDD properties, a novel algorithm for redundancy removal was proposed [MAR 2002]. This algorithm is able to generate irredundant circuits even when the function represented by the VPBDD is unate. In addition to the generation of irredundant circuits, the algorithm guarantees that the circuit delay will not be increased by redundancy removal. The final area may be increased, reduced or even remain the same, considering the number of logic gates. The results obtained in this work indicate that the algorithm is able to perform redundancy removal without increasing the circuit delay. Besides, all the redundant paths in the circuit have their delay reduced, as the number of logic gates in series will be reduced by the redundancy removal process. The application of this algorithm gives good results for arithmetic circuits. This is mainly due to the fact that the carry chain is composed of unate functions, this way redundancies are introduced in the circuit if this property is not adequately treated. The proposed algorithm allows for the creation of other CAD tools, as for instance: a timing analysis tool, a generator of irredundant arithmetic circuits, or even a test generation tool, including list of faults, test vectors as well as fault coverage.

Os algoritmos para síntese de circuitos digitais em geral visam a melhoria de uma função de custo composta de quatro critérios: área, desempenho, potência e testabilidade. Normalmente estes algoritmos conseguem uma relação de compromisso para a otimização de dois critérios. Efeitos indesejáveis também podem surgir com a otimização de um destes critérios. Por exemplo, as otimizações de desempenho podem introduzir falhas de colagem não testáveis (redundâncias) em um circuito, reduzindo a sua testabilidade. Muitos algoritmos de síntese lógica exploram propriedades específicas de determinadas funções a serem sintetizadas. Um exemplo de função com propriedades específicas são as funções ditas unate. Um exemplo deste tipo de função é o sinal de carry de um somador completo. Este tipo de função exige cuidados especiais para evitar a introdução de redundâncias. Muitos dos algoritmos para síntese lógica empregam a decomposição de Shannon para melhorar o desempenho de um circuito. A equação geral da decomposição de Shannon é expressa através de uma função binate. As redundâncias sempre serão introduzidas nos circuitos quando uma equação binate é utilizada para representar uma função unate. Diagramas de Decisão Binária (BDDs) são um tipo estruturas de dados muito utilizadas em algoritmos para síntese lógica. A decomposição de Shannon também é utilizada para derivar circuitos a partir de BDDs. Este tipo de estrutura representa uma função lógica, mas não mantém uma representação sem redundâncias da mesma. Infelizmente, os circuitos derivados a partir desta estrutura poderão ser redundantes, principalmente quando a decomposição de Shannon for utilizada. Existem estruturas de dados capazes de representar uma função sem redundâncias. Este é o caso dos VPBDDs , que possuem propriedades especiais que preservam características de testabilidade da função representada. Baseando-se nas propriedades dos VPBDDs, um novo algoritmo para remoção de redundâncias foi proposto. Este algoritmo é capaz de gerar circuitos sem redundâncias, mesmo quando a função, que é representada pelo VPBDD, é unate. Além da geração de circuitos sem redundâncias, o algoritmo garante que o atraso do circuito não aumenta após a remoção de redundâncias. A área dos circuitos resultantes pode aumentar, diminuir ou permanecer a mesma, considerando o número de portas lógicas utilizadas. Todos os resultados obtidos neste trabalho mostram que o algoritmo consegue realizar a remoção de redundâncias, sem prejudicar o atraso do circuito. Além disso, todos os caminhos redundantes do circuito têm seu atraso reduzido, pois com a remoção de redundâncias o número de portas lógicas em série é reduzido. A aplicação deste algoritmo apresenta bons resultados para circuitos aritméticos. Isto se deve principalmente ao fato do carry ser uma função unate, o que pode introduzir redundâncias no circuito se esta propriedade (de ser unate) não for tratada adequadamente. O algoritmo proposto também abre possibilidades para a criação de outras ferramentas de CAD, como por exemplo: uma ferramenta para análise de timing, um gerador de circuitos aritméticos sem redundâncias, ou ainda uma ferramenta para geração de teste, incluindo lista de falhas, vetores de teste e cobertura de falhas. / Algorithms for digital circuit design aim the reduction of a cost function composed of four criteria: area, delay, power and testability. Usually these algorithms are able to obtain a trade-off for the optimization of two of these criteria. Undesired effects may occur due to the optimization of one of the criteria. For instance, delay optimizations may introduce non testable stuck-at faults (redundancies) in a circuit, this way reducing its testability. Several logic synthesis algorithms exploit specific properties of the logic functions to be synthesized. One example of function with specific properties are the socalled unate functions. An example of this kind of function is the carry-out sign in a full adder circuit. This kind of function require special care in order to avoid redundancy introduction. Shannon decomposition [SHA 38] is used in many logic synthesis algorithms for improving circuit performance. The general case of the Shannon decomposition is represented by a binate (not unate) equation. Redundancies are introduced in a circuit when a binate equation is used to express a unate function. Binary Decision Diagrams (BDDs) are a kind of data structures widely used in the field of logic synthesis. Shannon decomposition is also used to derive circuits from BDDs. This data structure is used to represent logic functions, but it is not able to maintain an irredundant representation of any logic function. Unfortunately, circuits derived from BDDs will possibly have redundancies, specially when Shannon decomposition is used. Some data structures are able to represent any logic function in a irredundant form. This is the case of the VPBDDs [REI 95a] [REI 2000], which have special properties that preserve the testability properties of the functions being represented. Based on VPBDD properties, a novel algorithm for redundancy removal was proposed [MAR 2002]. This algorithm is able to generate irredundant circuits even when the function represented by the VPBDD is unate. In addition to the generation of irredundant circuits, the algorithm guarantees that the circuit delay will not be increased by redundancy removal. The final area may be increased, reduced or even remain the same, considering the number of logic gates. The results obtained in this work indicate that the algorithm is able to perform redundancy removal without increasing the circuit delay. Besides, all the redundant paths in the circuit have their delay reduced, as the number of logic gates in series will be reduced by the redundancy removal process. The application of this algorithm gives good results for arithmetic circuits. This is mainly due to the fact that the carry chain is composed of unate functions, this way redundancies are introduced in the circuit if this property is not adequately treated. The proposed algorithm allows for the creation of other CAD tools, as for instance: a timing analysis tool, a generator of irredundant arithmetic circuits, or even a test generation tool, including list of faults, test vectors as well as fault coverage.

Os algoritmos para síntese de circuitos digitais em geral visam a melhoria de uma função de custo composta de quatro critérios: área, desempenho, potência e testabilidade. Normalmente estes algoritmos conseguem uma relação de compromisso para a otimização de dois critérios. Efeitos indesejáveis também podem surgir com a otimização de um destes critérios. Por exemplo, as otimizações de desempenho podem introduzir falhas de colagem não testáveis (redundâncias) em um circuito, reduzindo a sua testabilidade. Muitos algoritmos de síntese lógica exploram propriedades específicas de determinadas funções a serem sintetizadas. Um exemplo de função com propriedades específicas são as funções ditas unate. Um exemplo deste tipo de função é o sinal de carry de um somador completo. Este tipo de função exige cuidados especiais para evitar a introdução de redundâncias. Muitos dos algoritmos para síntese lógica empregam a decomposição de Shannon para melhorar o desempenho de um circuito. A equação geral da decomposição de Shannon é expressa através de uma função binate. As redundâncias sempre serão introduzidas nos circuitos quando uma equação binate é utilizada para representar uma função unate. Diagramas de Decisão Binária (BDDs) são um tipo estruturas de dados muito utilizadas em algoritmos para síntese lógica. A decomposição de Shannon também é utilizada para derivar circuitos a partir de BDDs. Este tipo de estrutura representa uma função lógica, mas não mantém uma representação sem redundâncias da mesma. Infelizmente, os circuitos derivados a partir desta estrutura poderão ser redundantes, principalmente quando a decomposição de Shannon for utilizada. Existem estruturas de dados capazes de representar uma função sem redundâncias. Este é o caso dos VPBDDs , que possuem propriedades especiais que preservam características de testabilidade da função representada. Baseando-se nas propriedades dos VPBDDs, um novo algoritmo para remoção de redundâncias foi proposto. Este algoritmo é capaz de gerar circuitos sem redundâncias, mesmo quando a função, que é representada pelo VPBDD, é unate. Além da geração de circuitos sem redundâncias, o algoritmo garante que o atraso do circuito não aumenta após a remoção de redundâncias. A área dos circuitos resultantes pode aumentar, diminuir ou permanecer a mesma, considerando o número de portas lógicas utilizadas. Todos os resultados obtidos neste trabalho mostram que o algoritmo consegue realizar a remoção de redundâncias, sem prejudicar o atraso do circuito. Além disso, todos os caminhos redundantes do circuito têm seu atraso reduzido, pois com a remoção de redundâncias o número de portas lógicas em série é reduzido. A aplicação deste algoritmo apresenta bons resultados para circuitos aritméticos. Isto se deve principalmente ao fato do carry ser uma função unate, o que pode introduzir redundâncias no circuito se esta propriedade (de ser unate) não for tratada adequadamente. O algoritmo proposto também abre possibilidades para a criação de outras ferramentas de CAD, como por exemplo: uma ferramenta para análise de timing, um gerador de circuitos aritméticos sem redundâncias, ou ainda uma ferramenta para geração de teste, incluindo lista de falhas, vetores de teste e cobertura de falhas. / Algorithms for digital circuit design aim the reduction of a cost function composed of four criteria: area, delay, power and testability. Usually these algorithms are able to obtain a trade-off for the optimization of two of these criteria. Undesired effects may occur due to the optimization of one of the criteria. For instance, delay optimizations may introduce non testable stuck-at faults (redundancies) in a circuit, this way reducing its testability. Several logic synthesis algorithms exploit specific properties of the logic functions to be synthesized. One example of function with specific properties are the socalled unate functions. An example of this kind of function is the carry-out sign in a full adder circuit. This kind of function require special care in order to avoid redundancy introduction. Shannon decomposition [SHA 38] is used in many logic synthesis algorithms for improving circuit performance. The general case of the Shannon decomposition is represented by a binate (not unate) equation. Redundancies are introduced in a circuit when a binate equation is used to express a unate function. Binary Decision Diagrams (BDDs) are a kind of data structures widely used in the field of logic synthesis. Shannon decomposition is also used to derive circuits from BDDs. This data structure is used to represent logic functions, but it is not able to maintain an irredundant representation of any logic function. Unfortunately, circuits derived from BDDs will possibly have redundancies, specially when Shannon decomposition is used. Some data structures are able to represent any logic function in a irredundant form. This is the case of the VPBDDs [REI 95a] [REI 2000], which have special properties that preserve the testability properties of the functions being represented. Based on VPBDD properties, a novel algorithm for redundancy removal was proposed [MAR 2002]. This algorithm is able to generate irredundant circuits even when the function represented by the VPBDD is unate. In addition to the generation of irredundant circuits, the algorithm guarantees that the circuit delay will not be increased by redundancy removal. The final area may be increased, reduced or even remain the same, considering the number of logic gates. The results obtained in this work indicate that the algorithm is able to perform redundancy removal without increasing the circuit delay. Besides, all the redundant paths in the circuit have their delay reduced, as the number of logic gates in series will be reduced by the redundancy removal process. The application of this algorithm gives good results for arithmetic circuits. This is mainly due to the fact that the carry chain is composed of unate functions, this way redundancies are introduced in the circuit if this property is not adequately treated. The proposed algorithm allows for the creation of other CAD tools, as for instance: a timing analysis tool, a generator of irredundant arithmetic circuits, or even a test generation tool, including list of faults, test vectors as well as fault coverage.

Este trabalho investigou a oxidação eletroquímica do ácido tânico em eletrodos do tipo Ânodo Dimensionalmente Estáveis (ADE) a base de SnO2 e IrO2 e eletrodos de Diamante Dopado com Boro (BDD). As eletrólises foram feitas em modo galvanostático em função de parâmetros como densidade de corrente e concentração de cloreto. A oxidação eletroquímica do ácido tânico foi capaz de promover a diminuição da concentração de fenóis totais, Carbono Orgânico Total (COT) e Demanda Química de oxigênio (DQO). Para os ADE os melhores resultados de remoção de Carbono Orgânico Total (COT) foram nas condições em que se utilizou 300 mg L-1 de cloreto e densidade de corrente de 25 mA cm-2. No entanto houve a formação de compostos organoclorados que não foram degradados com maiores tempo de reação. Para os eletrodos de BDD, obteve-se a remoção de aproximadamente 98% de COT após 10 horas de reação à 75 mA cm-2, na ausência de cloreto. Maiores remoções de COT são obtidas com o aumento da densidade de corrente. Eletrólises na presença de cloreto removeram quase 100% do COT em tempos menores de reação. Análises de compostos organohalogenados (AOX) mostraram que não houve a formação de compostos organoclorados. Menores densidades de corrente apresentaram maiores Eficiência de Corrente (EC) e menor Consumo de Energia (CE). As eletrólises na presença de cloro apresentaram melhores resultados de EC que na ausência do mesmo. A oxidação fotoeletroquímia do ácido tânico em eletrodos do tipo ADE de composição nominal Ti/ Sn0,7 Ir0,3 O2 também foi investigada nesse trabalho. O tratamento fotoeletroquímico foi realizado utilizando uma lâmpada de vapor de mercúrio de alta pressão de 125 W como fonte de irradiação. A variação da corrente não mostrou diferença significativa na oxidação do ácido tânico. A variação da concentração de cloreto no eletrólito suporte influenciou de forma acentuada a oxidação do ácido tânico. O tratamento fotoeletroquímico se mostrou mais eficiente na remoção de COT que os tratamentos eletroquímico e fotoquímico. No tratamento fotoeletroquímico ocorreu a formação de AOX no início da reação, no entanto com o passar do tempo esses compostos foram degradados. / This study investigated the electrochemical oxidation of tannic acid on electrodes of the Dimensionally Stable Anode (DSA) type based on SnO2 and IrO2 as well as on boron doped diamond (BDD) electrodes. The electrolyses were performed in the galvanostatic mode, as a function of such parameters as current density and chloride concentration. The electrochemical oxidation of tannic acid was able to promote the reduction of the concentration of total phenolics, total organic carbon (TOC), and chemical oxygen demand (COD). For the DSA the best results of Total Organic Carbon (TOC) removal were achieved at 300 ppm chloride and current density of 25 mA cm-2. However, organochlorine compounds were formed and were not degraded with increased reaction times. For the BDD electrodes, the removal of approximately 98% TOC was obtained after 10 hours of reaction at 75 mA cm-2, in the absence of chloride. Major TOC removals were obtained with increasing current density. Electrolyses in the presence of chloride removed almost 100% TOC in shorter reaction times. Analysis of organohalogen compounds (AOX) showed no formation of organochlorine compounds. Lower current densities led to higher current efficiency (CE) and lower Energy Consumption (EC). The electrolyses in the presence of chlorine produced better CE results than those performed in the absence of chlorine. The photoelectrochemical oxidation of tannic acid in ADE-type electrodes of nominal composition Ti / Sn0.9 Ir0.3 O2 was also investigated in this work. The photoelectrochemical treatment was performed using a high pressure mercury vapor lamp 125 W as the source of irradiation. The variation in current revealed no significant difference in the oxidation of tannic acid. The variation in chloride concentration in the electrolyte markedly influenced the oxidation of tannic acid. The photoelectrochemical treatment was more efficient for TOC removal than the electrochemical and photochemical treatments. Formation of AOX occurred at the beginning of the photoelectrochemical treatment, but over time these compounds were degraded.

Nowadays, Agile software development methods are often used in large multisite organizations that develop large-scale applications. Behavior Driven Development (BDD) is a relatively new Agile software development process where the development process starts with acceptance tests written in a natural language. The premise of BDD is to create a common and effective process of communication between different roles in a software project to ensure that every activity can be mapped to the business goal of the application. This thesis work aims to find an effective and efficient BDD process and to evaluate its usage in a large-scale application in a large multisite organization through a series of interviews, a controlled experiment, and an online survey. Furthermore, by means of the aforementioned experiment, the study measures the impact of an experimental usage of BDD on testing quality. To discover an effective and efficient BDD process, two alternatives with automated tests that run on different architectural layers, namely client layer and web service layer, were examined. Based on the defined metrics, the alternative with automated tests that ran directly on the web service layer was chosen as the more efficient process which was compared against the existing Agile-based baseline that used automated client tests. The results show that an efficient BDD process improves the testing quality significantly which can, in turn, result in a better overall software quality.

Cette étude porte sur l'application de différents procédés d'oxydation avancée, POA (plasma d'air humide, électro-Fenton, photo-Fenton et oxydation anodique avec BDD) pour le traitement des colorants de textile. La particularité de ces procédés tient à la génération dans le milieu d'entités très réactives et très oxydantes, les radicaux hydroxyles *OH qui sont capables d'oxyder n'importe quelle molécule organique jusqu'au stade ultime d'oxydation, c'est-à-dire la minéralisation (transformation en CO2 et H2O). Le plasma d'air humide a été appliqué pour l'oxydation d'un colorant azoïque, l'OD 61. Différents catalyseurs (Fe2+, Fe3+ et TiO2) ont été ajoutés dans leurs conditions optimisées afin d'améliorer les performances du système Glidarc. La combinaison des deux catalyseurs: Fe2+ et TiO2 a permis de décolorer 91% de l'OD 61 au bout de 3 heures et d'atteindre un taux d'abattement du COT de l'ordre de 52% après 10 heures de traitement. La méthodologie de la recherche expérimentale a été appliquée dans ce mémoire afin d'étudier l'influence de: l'intensité du courant, la concentration du colorant et le temps d'électrolyse sur la vitesse de disparition de l'OD 61 et afin de déterminer les conditions optimales de sa minéralisation. Dans les conditions optimales obtenues ([colorant] = 0,53.10-3 mol.L-1, I = 250 mA), le procédé électro-Fenton (EF) permet d'atteindre des taux de minéralisation de l'ordre de 98% dans le cas de l'OD 61 et l'AO 7 et de 88% dans le cas de l'indigo carmine. L'identification des produits intermédiaires au cours de l'électrolyse a permis de proposer un mécanisme de minéralisation de l'AO7. Les constantes cinétiques apparentes et absolues ont été déterminées. La dégradation de l'indigo a été étudiée par oxydation anodique avec BDD (OA-BDD) et par procédé photo-Fenton (PF). Cette étude a montré que l'électrolyse de l'indigo suit une cinétique de pseudo premier ordre et que le taux d'abattement du COT était de l'ordre de 97% et 63% respectivement avec OA-BDD et PF. Une étude comparative pour l'oxydation de l'AO 7 a été menée par trois procédés d'oxydation avancée: PF, OA- BDD et EF-Pt et EF-BDD. Cette étude a montré que le procédé photo-Fenton permet d'atteindre des taux d'abattement supérieurs à 90% après seulement 2 heures de traitement. Toutefois, le PF s'est révélé le plus coûteux suite à l'utilisation de la lumière artificielle UV et l'ajout des réactifs. Par ailleurs, le traitement d'un effluent réel issu de l'industrie de textile par le procédé électro-Fenton avec une anode de platine a permis la minéralisation presque totale du rejet initial (94% du COT initial ont été éliminés).

Cette étude porte sur l'application de différents procédés d'oxydation avancée, POA (plasma d'air humide, électro-Fenton, photo-Fenton et oxydation anodique avec BDD) pour le traitement des colorants de textile. La particularité de ces procédés tient à la génération dans le milieu d'entités très réactives et très oxydantes, les radicaux hydroxyles •OH qui sont capables d'oxyder n'importe quelle molécule organique jusqu'au stade ultime d'oxydation, c'est-à-dire la minéralisation (transformation en CO2 et H2O). Le plasma d'air humide a été appliqué pour l'oxydation d'un colorant azoïque, l'OD 61. Différents catalyseurs (Fe2+, Fe3+ et TiO2) ont été ajoutés dans leurs conditions optimisées afin d'améliorer les performances du système Glidarc. La combinaison des deux catalyseurs: Fe2+ et TiO2 a permis de décolorer 91% de l'OD 61 au bout de 3 heures et d'atteindre un taux d'abattement du COT de l'ordre de 52% après 10 heures de traitement. La méthodologie de la recherche expérimentale a été appliquée dans ce mémoire afin d'étudier l'influence de: l'intensité du courant, la concentration du colorant et le temps d'électrolyse sur la vitesse de disparition de l'OD 61 et afin de déterminer les conditions optimales de sa minéralisation. Dans les conditions optimales obtenues ([colorant] = 0,53.10-3 mol.L-1, I = 250 mA), le procédé électro-Fenton (EF) permet d'atteindre des taux de minéralisation de l'ordre de 98% dans le cas de l'OD 61 et l'AO 7 et de 88% dans le cas de l'indigo carmine. L'identification des produits intermédiaires au cours de l'électrolyse a permis de proposer un mécanisme de minéralisation de l'AO7. Les constantes cinétiques apparentes et absolues ont été déterminées. La dégradation de l'indigo a été étudiée par oxydation anodique avec BDD (OA-BDD) et par procédé photo-Fenton (PF). Cette étude a montré que l'électrolyse de l'indigo suit une cinétique de pseudo premier ordre et que le taux d'abattement du COT était de l'ordre de 97% et 63% respectivement avec OA-BDD et PF. Une étude comparative pour l'oxydation de l'AO 7 a été menée par trois procédés d'oxydation avancée: PF, OA- BDD et EF-Pt et EF-BDD. Cette étude a montré que le procédé photo-Fenton permet d'atteindre des taux d'abattement supérieurs à 90% après seulement 2 heures de traitement. Toutefois, le PF s'est révélé le plus coûteux suite à l'utilisation de la lumière artificielle UV et l'ajout des réactifs. Par ailleurs, le traitement d'un effluent réel issu de l'industrie de textile par le procédé électro-Fenton avec une anode de platine a permis la minéralisation presque totale du rejet initial (94% du COT initial ont été éliminés)

Le contrôle de la qualité des calculs de structure suscite un intérêt croissant dans les processus de conception et de certification. Il repose sur l'utilisation d'estimateurs d'erreur, dont la mise en pratique entraîne un sur-coût numérique souvent prohibitif sur des calculs de grande taille. Le présent travail propose une nouvelle procédure permettant l'obtention d'une estimation garantie de l'erreur de discrétisation dans le cadre de problèmes linéaires élastiques résolus au moyen d'approches par décomposition de domaine. La méthode repose sur l'extension du concept d'erreur en relation de comportement au cadre des décompositions de domaine sans recouvrement, en s'appuyant sur la construction de champs admissibles aux interfaces. Son développement dans le cadre des approches FETI et BDD permet d'accéder à une mesure pertinente de l'erreur de discrétisation bien avant convergence du solveur lié à la décomposition de domaine. Une extension de la procédure d'estimation aux problèmes hétérogènes est également proposée. Le comportement de la méthode est illustré et discuté sur plusieurs exemples numériques en dimension 2.