Orientador: Carlos A. dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T01:29:03Z (GMT). No. of bitstreams: 1 JimenezGrados_HugoRicardo_M.pdf: 6853818 bytes, checksum: 62615fbbddc4edfbbb2597b948dd2738 (MD5) Previous issue date: 1999 / Resumo: : Este trabalho visa a familiarização com o dispositivo MOS- Split Drain através da construção de diferentes configurações geométricas, seguindo as regras da tecnologia CMOS - 0,8 Jl1Tlda AMS (Austria Mikrosysteme International), e de suas respectivas caracterizações elétricas e magnéticas. Medidas realizadas com os diversos protótipos fabricados permitiram a constatação de diversas características divulgadas na literatura e de suas limitações. O aprendizado que resulta deste trabalho é fundamental para o projeto que os pesquisadores do LPM2 - FEEC - UNICAMP ora realizam visando o desenvolvimento de um microsistema para a medição de consumo de energia elétrica / Abstract: This work aims at the familiarization with MOS- Split Drain transistors by constructing and measuring several units of different geometrical configurations, following the AMS (Austria Mikrosysteme International) design roles for CMOS 0.8 mm technology, and by characterizing the electrical and magnetic aspects of this device. Different prototypes were fabricated and measured, which allowed verifying either the validity or discrepancy of some of its properties published in the literature. The learning from this work is fundamental for the project, which is being carried on by researchers from LPM2 -FEEC - UNICAMP that are involved with the development of a novel microsystem for the measurement of electrical energy consumption / Mestrado / Mestre em Engenharia Elétrica

Orientador : Hans Kurt Edmond Liesenberg / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-14T03:11:59Z (GMT). No. of bitstreams: 1 Araujo_EduardoManoel_M.pdf: 1356222 bytes, checksum: 14c02568dd544e87476763430aedf7ef (MD5) Previous issue date: 1991 / Resumo: Devido acrescente complexidade no processo de projeto de circuitos integrados existe urna tendência natural de automatização deste processo. Uma das fases do processo de projeto de circuitos integrados é o seu traçado, que consiste no posicionamento das subcélulas que compõem o circuito e posterior roteamento das inteligações entre estas subcélulas. Na etapa de posicionamento é alocado um espaço no plano de posicionamento para cada urna destas subcélulas. Na fase de roteamento é estabelecido um caminho e alocado um espaço para as interligações através dos canais (áreas não ocupadas pelas subcélulas). O posicionamento das subcélulas pode ser realizado de forma absoluta ou relativa. No posicionamento absoluto os canais tem dimensões fixas. Se na fase de roteamento a largura de algum dos canais foi insuficiente para permitir a alocação do espaço para as interligações, então o posicionamento deve ser refeito prevendo o alargamento dos canais.No posicionamento relativo existe a flexibilidade de ajuste da largura dos canais durante o roteamento, urna vez que só são definidas relações de adjacencia entre as subcélulas. A ferramenta de posicionamento automático aqui descrita utiliza uma linguagem de entrada que permite especificar as subcélulas que compõem um circuito e a configuração de suas interligações. A ferramenta está dividida em três fases:regularidades, posicionamento inicial e melhoramento do posicionamento inicial. Durante a fase de reconhecimento de regularidades são identificados e agrupados os conjuntos de subcélulas que possuem uma estrutura regular de interconexão, para a qual se conhece um posicionamento eficiente. Para obtenção do posicionamento inicial é utilizada a técnica de crescimento epitaxial ou construtivo. Nesta técnica as subcélulas são incorporadas uma a uma no plano de posicionamento obedecendo a um critério de máxima conexidade com o conjunto das subcélulas já posicionadas. Na fase de melhoramento do posicionamento inicial são realizadas trocas de pares de subcélulas. Para restringir o número de trocas é delimitado inicialmente para cada subcélula, a vizinhança do ponto ideal para o seu posicionamento. Os candidatos para troca com a subcélula em questão são as subcélulas nesta vizinhança.Dentre as trocas realizadas são aceitas aquelas que efetivamente melhoram o posicionamento atual. O resultado final do posicionamento automático é uma expressão de posicionamento relativo envolvendo as subcélulas que compõem o circuito especificado. / Abstract: There is a natural tendency to automate the process of integrated circuit design due to its growing complexity. One of the integrated circuit design phases is the layout generation, which is carried out by first positioning the circuit's subcells and later on routing the interconnections between them. During the positioning stage a space for each of the circuit's subcells is allocated on the floorplan. While during the routing stage, a path through channels is established for each interconnection and space for the tracks is allocated. The positioning of subcells can be accomplished in two ways: absolute or relative. In absolute positionings channels have fixed dimensions. If, at the routing stage, the width of some chanhel is found to be toe narrow to allow for the allocation of space to the interconnections, then the positioning must be redone. In the relative placement, only adjacency relations between cells are defined, so there is flexibility to accept varying channel dimension demands. The automatic placement tool describedhere has an input language which allows one to specify the subcells of a circuit and its interconnection configuration. The tool executes in three phases: regularity recognition, initial placement and improvement of the initial placement. During the regularity recognition phase, subcells groups that have a regular interconnection structure, for which an efficient placement is nown, are identified and positioned. The constructive or epitaxial growth technique is applied to obtain he initial placement. With this technique the subcells are incorporated to the floorplan, one at a time, following the maximum connectivity criteria with the set of already positioned subcells. During the improvement of the initial placement, interchanges of pairs of subcells are tried. For each subcell, its ideal position and a neighborhood of this point are determined. To restrict the number of rial interchanges, the candidates to be paired with each subcell are the subcells in that neighborhood. Among the trial interchanges, those which effectively improve the current pIacement are chosen. The final resuIt of the automatic placement is a relative placement expression of alI circuit's subcells. / Mestrado / Mestre em Ciência da Computação

Orientador : Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T10:29:33Z (GMT). No. of bitstreams: 1 Dias_JoseAntonioSiqueira_M.pdf: 4415740 bytes, checksum: 0d7520813ce6d865408d7f9d71c621ca (MD5) Previous issue date: 1981 / Resumo: Quando apresentada em 1972, uma das principais promessas da tecnologia I2L era a possibilidade de confeccionar circuitos digitais e analógicos na mesma pastilha. Entretanto, os requisitos necessários para a confecção dos circuitos I2L limitam severamente o desempenho dos transistores NPN da parte analogica da pastilha, que apresentam tensões de ruptura muito baixas devido ao fenômeno de "punch-through". Este trabalho apresenta uma nova técnica para a confecção de circuitos digitais I2L e circuitos de alta tensão de ruptura na mesma pastilha, usando apenas uma máscara adicional em relação ao processo convencional de confecção de circuitos I2L e analógicos na mesma pastilha. são apresentados tambem, além da máscara de teste, os resultados experimentais que fornecem, para uma estrutura I2L com 6 coletores, B eff = 8, e tempo de atraso míni mo por porta ta = 75 ns. Para os transistoresda parte analógica,obteve-se VCEO = 35V e VCBO = 65V / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador : Carlos Ignacio Zamitti Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Científica / Made available in DSpace on 2018-07-14T21:05:16Z (GMT). No. of bitstreams: 1 Maciel_ThaisTrevas_M.pdf: 3355055 bytes, checksum: 6d0868cd8d747f24a1222cb2e734c7f2 (MD5) Previous issue date: 1988 / Resumo: Não informado / Abstract: Not informed / Mestrado / Mestre em Matemática Aplicada

Orientador: Attilio Jose Giarola / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T06:47:19Z (GMT). No. of bitstreams: 1 Regueira_Marcos_M.pdf: 2664026 bytes, checksum: c18a33d103cd85bacd130e2c13cf7306 (MD5) Previous issue date: 1981 / Resumo: Neste trabalho foram apresentadas duas tecnologias possíveis de serem utilizadas na fabricação de microlinhas de transmissão, para integração de circuitos de microondas. A primeira, de uso mais diversificado, é a de evaporação de Cromo e Ouro, e a segunda é a de deposição química de Cobre, de realização mais fácil e barata. Foram construídos circuitos nas duas tecnologias e comparados os resultados, observando-se valores de atenuação ligeiramente menores para os circuitos de Cobre. Por outro lado os circuitos de Cromo-Ouro apresentaram melhor aderência ao substrato de alumina. Este trabalho permitiu a verificação de que a deposição química de Cobre abre novos horizontes para a construção de microlinhas de transmissão como alternativa à evaporação de Cromo-Ouro até agora utilizada mas que se caracteriza como sendo de alto custo. / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

[pt] O aumento da complexidade dos circuitos eletrônicos motivou o emprego de técnicas de projeto apoiadas no uso intensivo do computador. Estas técnicas, baseadas essencialmente nos métodos de otimização, auxiliam o projecionista na solução dos problemas relacionados com a área de Projeto de Circuitos Eletrônicos. A produção de circuitos em larga escala, em contraste com o desenvolvimento de prototipos, introduz um ambiente de projeto onde as flutuações estatísticas são consideradas, caracterizando o que é chamado de Projeto Estatístico. Os problemas relacionados com este ambiente de projeto e os métodos utilizados na sua solução são aqui analisados. São descritas as técnicas derivadas da formulação destes problemas através de um critério Minimax e apresentados os detalhes de implementação dos algorítmos utilizados neste trabalho. Para testar a aplicação dos algorítmos em problemas reais, foi desenvolvido em linguagem Fortran, um pacote de Simulação e Projeto no domínio de freqüência. Este programa, sem alterar a topologia e de suas tolerâncias, através dos algoritmos que otimizam o seu desempenho. / [en] The increase of the electronic circuits complexity motivated the use of computer supported design techniques. These techniques, mainly based on the optimization methods, aids the designers to solve different problems related to the Electronic Circuit Design area. The large scale production of circuits, contrasting with the development of prototypes, creates a design envionment where the statitiscal fluctuations are considered and it gives rise to the so called Statistical Design. It is analized here the problems related to this design envionment and their solutions via Optimization Methods. It is shown the description of the techniques derived during the formulation of these problems through a Minimax criteria as well as the details of the implementation of the developed algorithms. In order to test the algorithms in real world problems it was developed a Simulation Package for linear Circuits Design in the frequency domain. This program, without changes in the circuit topology, actuates over the values of the project prameters and their tolerancies through algorithms that optimize the circuit performance.

Orientadores: Jacobus Willibrordus Swart, Jader Alves de Lima Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-18T14:24:01Z (GMT). No. of bitstreams: 1 Pimenta_WallaceAlane_M.pdf: 1696709 bytes, checksum: 2f32b6a38a0f8cb824562743faee308d (MD5) Previous issue date: 2011 / Resumo: Este trabalho envolve o estudo de uma nova arquitetura para filtros integrados com freqüência de corte em sub-hertz, orientado para aplicações na área biomédica, possuindo requisitos como baixo consumo e baixa tensão de operação. Devido a sua aplicação também em sistemas implantáveis, o circuito deve operar com tensão de alimentação variando de 0,9V até 1,6V. Para as aplicações envolvendo circuitos implantáveis, as variações de temperatura não são críticas, embora o circuito tenha sido projetado para uma variação de 0°C até 100°C. Este estudo engloba análise, projeto, simulação, fabricação e caracterização experimental do filtro, sendo também testado com um modelo de sinal de eletrocardiograma (ECG). O filtro proposto é do tipo gm-C e se utiliza do controle da impedância vista pela fonte de um transistor NMOS para o ajuste da freqüência de corte. Comparativamente a outras topologias, possui vantagens como o simples controle da freqüência de corte, além da facilidade de imposição de uma tensão de modo-comum. Em termos de desvantagens, uma das principais está no fato de haver distorções significativas para sinais de alta amplitude (tipicamente acima de algumas dezenas de mili-volts). Na maioria das aplicações biomédicas, ou mesmo, por exemplo, sinais de origem sísmica, onde ambos possuem componentes de freqüência bem baixas, as amplitudes são de baixa magnitude. O principal parâmetro testado no circuito foi a freqüência de corte e seu ajuste com a corrente de polarização. Ainda, de forma a testar a capacidade do circuito de processar um sinal sem distorção, impondo um modo comum ao mesmo, foi utilizado o padrão adotado pela norma européia CENELEC (European Committee for Electrotechnical Standardization) para o sinal de ECG. No desenvolvimento foram utilizadas técnicas de projeto para circuitos de baixa potência, assim como utilização do modelo compacto ACM (Advanced Compact Model) para dimensionamento e cálculos manuais, obtendo-se expressões simples para a freqüência de corte. Fatores importantes para este tipo de projeto como correntes de fuga e nível de inversão do canal foram considerados, assim como as influências das capacitâncias parasitas. As correntes de fuga possuem um modelamento muitas vezes questionável e impreciso. Deste modo, de forma a obter uma idéia clara das fugas envolvidas, duzentos transistores NMOS unitários (0,8?m/10?m) foram colocados em paralelo para medir a fuga nas junções em função da temperatura e tensão reversa de polarização. Os dados obtidos de dez amostras de um mesmo lote mostraram um comportamento dentro do esperado. A média medida das correntes de fuga de um transistor unitário para as temperaturas de 27°C e 85°C foram respectivamente 46fA e 3,4pA. Dois filtros foram projetados para obter uma maior flexibilidade nos testes. Ambos os filtros se utilizam de uma fonte de corrente proporcional à temperatura (PTAT) única de valor típico medido igual a 5,65nA como polarização. Cada filtro se utiliza de um OP-AMP para impor o modo-comum e um divisor de corrente de Bult, obtendo-se uma corrente da ordem de pA para polarizar o filtro propriamente dito. O primeiro filtro usa a própria corrente de PTAT para polarização do nó de entrada que define a freqüência de corte. Com isto, é possível uma compensação de primeira ordem para sua variação com temperatura. O segundo filtro possui uma entrada de corrente independente, de forma que a mesma pode ser alterada externamente, possibilitando verificar a variação da freqüência de corte em função da polarização. A verificação funcional dos sub-circuitos que constituem o filtro, assim como todo o sistema, foi realizada utilizando-se simuladores SMASH/PSPICE/Cadence com modelos Bsim3v3, considerando-se a variação dos parâmetros de processo e intervalo de temperatura de 0ºC à 100ºC. O layout do circuito foi realizado através do programa Cadence, e possui uma área efetiva de 0,263mm2 para os dois filtros. A fabricação foi feita na foundry da AMS, usando-se tecnologia CMOS 0,35?m. A caracterização experimental envolveu análise da freqüência de corte, fugas em junções, resposta a um sinal de ECG, consumo e, comportamento com relação à tensão de alimentação. Resultados experimentais para a freqüência de corte do primeiro filtro, em dez amostras, resultaram em uma média de 2,38Hz e desvio padrão de 0,32Hz. A corrente de referência PTAT apresentou uma média de 6,90nA e um desvio padrão de 1,04nA. O comportamento PTAT da mesma pôde ser observado experimentalmente (de forma indireta) na faixa de 27°C à 85°C. A freqüência de corte em função da corrente de polarização foi analisada usando-se o segundo filtro, que confirmou a dependência linear por quase uma década de variação da corrente de entrada. Também, as respostas aos padrões de sinal de ECG de baixa e alta amplitude foram analisadas com sucesso no primeiro filtro. O trabalho teve seus objetivos alcançados, realizando etapas de especificação, projeto, layout e caracterização. Os resultados experimentais obtidos estão dentro do esperado, validando a arquitetura proposta de um filtro passa-altas, totalmente integrado, com freqüência de corte em sub-hertz / Abstract: This work aims the study of a new topology for integrated filters with cut-off frequencies around sub-hertz, oriented to biomedical applications, having requisites as low consumption and low voltage operation. Due to its application also in implantable systems, the circuit must operate with supply voltage varying from 0.9V to 1.6V. For applications involving implantable circuits, temperature variations are not critical, although this circuit was designed for an operation from 0ºC to 100ºC. This study conducts analyses, design, simulation, fabrication and experimental characterization of the filter, being tested with an electrocardiogram signal (ECG). The proposed filter is a gm-C type and uses the control of the impedance seen from the source of a NMOS transistor to adjust the cut-off frequency. Comparatively to other topologies, it has advantages as simple cut-off frequency control and its easiness to impose a common-mode voltage. As drawbacks, one of the most significant is in the fact of having significant distortions with high amplitude signals (tipically above some tens of milli-volts). In most biomedical applications, or even signals with a seismic origin, for example, where both have very low frequency components, their amplitudes are low in magnitude. The main tested parameter in the circuit was the cut-off frequency and its adjustment with the biasing current. Besides, as a test for the circuit capability of processing a signal without distortion, while imposing it a common-mode, it was used a standard from an European norm called CENELEC (European Committee for Electrotechnical Standardization) for the ECG signal. In the development were used design techniques for low power circuits, as well as the use of the compact model ACM (Advanced Compact Model) for dimensioning and hand calculations, getting simple expression for the cut-off frequency. Important factors for this kind of project as leakage current and channel inversion level were considered, also the influence of stray capacitances. The leakage current has a doubtful and imprecise modeling. Herewith, as a way to get a better idea of leakage values involved, two hundred unity NMOS transistors (0,8?m/10?m) were placed in parallel in order to measure the junction leakages as a function of temperature and reverse voltage biasing. The obtained data for ten samples of a single batch showed a behavior as expected. The mean value for the leakage currents of a unity transistor for temperatures between 27ºC and 85ºC were repectivelly, 46fA and 3.4pA. Two filters were designed to obtain a larger flexibility during the tests. Both filters use a unique PTAT current source with measured typical value equal to 5,65nA as biasing. Each filter uses an OP-AMP to impose a common-mode voltage and a Bult current divider, getting a current with a magnitude of pA to bias the filter itself. The first filter uses the proportional to temperature (PTAT) current directly from source to bias the input branch that defines the cut-off frequency. The second filter has and independent input, so that it can be changed externally, allowing to verify the cut-off frequency as a function of biasing current. The functional verification of the sub-circuits that build-up the filter, as the whole system, was performed using simulators SMASH/PSPICE/Cadence with Bsim3v3 models, considering the process parameters variations and temperature interval from 0ºC to 100ºC. The circuit layout was developed through Cadence program, and has an effective area of 0,263mm2 for both filters. The fabrication was done on AMS foundry, using the CMOS 0.35?m technology. The experimental characterization considered cut-off frequency analysis, junction leakages, response to an ECG signal, consumption and, behavior with respect to supply voltage. Experimental results for cut-off frequency of the first filter, on ten samples, resulted in a mean value of 2.38Hz with a standard deviation of 0.32Hz. The PTAT current presented a mean value of 6.90nA with 1.04nA of standard deviaton. The PTAT behavior of this current could be experimentally observed on range of 27ºC to 85ºC. The cut-off frequency as a function of biasing current was analyzed using the second filter, which confirmed the linear dependency for almost a decade of input current variation. Also, the responses to ECG standard signals of low and high amplitudes were analyzed successfully on the first filter. This work has achieved its purpose, making specifications stages, design, layout and characterization. The experimental results obtained are within expected, validating the proposed architecture of a high-pass filter, fully integrated, with cut-off frequency in sub-hertz / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: José Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-18T14:08:46Z (GMT). No. of bitstreams: 1 Tercariol_WalterLuis_M.pdf: 969536 bytes, checksum: ef254c40a948622d6670f2ff90bee6dd (MD5) Previous issue date: 2011 / Resumo: Esse trabalho visa conceber um circuito baseado na teoria e técnica translinear a fim de ser utilizado na camada física de geração de pulsos de transmissão de dados chamado LIN "Local Interconect Network" difundido largamente na indústria automotiva e utilizado como protocolo de transmissão de dados de baixa velocidade 10kbit/seg ou 20kbit/seg em anel. Esse projeto será parte integrante da malha de controle analógico dessa camada física afim de gerar transições previamente estabelecidas com taxas de subida e descida constantes em 1 Volt por micro segundo (1V/us). O projeto consiste em desenvolver um gerador de pulsos de relógio "clock" utilizando um oscilador de relaxação com corrente de referencia gerada por um circuito translinear. A implementação do circuito será em tecnologia BiCMOS trabalhando na especificação automotiva de VBAT de 6 V a 40 V e variação de temperatura de -40ºC a 150ºC e devera ser capaz de gerar uma frequência inversamente proporcional a variação positiva da bateria convertendo-se em pulsos finitos de "clock" por intermédio de um oscilador de relaxação que realimentara o sistema de controle ao qual gerencia a "forca" a ser aplicada ao barramento LIN a qual varia de 1k Ohm/1nF a 500Ohm/10nF / Abstract: A novel technique to control the LIN (Local Interconnect Network) bus slew rate transitions in automotive environment, where large fluctuations of the battery voltage are present, is reported. A bipolar translinear circuit generates a non-linear current that is used to modulate a MOS relaxation oscillator, producing a clock frequency that delivers a constant number of pulses during the LIN bus digital signal transition. This frequency modulated clock when applied to a digitally controlled analogue wave-shape driver results in a LIN bus digital transition at 10kBit/s or 20kBit/s with a slew-rate that is constant and independent of the car battery voltage. Experimental results measured in an IC implemented in a BiCMOS process showed that constant slew-rate transition of 1 V /us is obtained for battery voltages varying from 6 V to 40 V, over the temperature range of -40ºC to 150ºC / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador : Furio Damiani / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T21:47:16Z (GMT). No. of bitstreams: 1 Franca_Eliane_M.pdf: 7250675 bytes, checksum: 1b6b79da886c63b6c03b216df5c4fd77 (MD5) Previous issue date: 1989 / Resumo: Não informado / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador : Rui Fragassi Souza / Tese (doutorado) Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T21:56:39Z (GMT). No. of bitstreams: 1 Cesar_AmilcarCareli_D.pdf: 10302523 bytes, checksum: ca323a1c2a18eaf403cd42f12c02caf9 (MD5) Previous issue date: 1990 / Resumo: O guia dielétrico não-radiativo (NRD) é uma alternativa viável de construção de circuitos integrados na faixa milimétrica. A estrutura NRD convencional consiste de uma lâmina de material dielétrico isotrópico disposta entre dois planos condutores paralelos, separados por uma distância menor que meio comprimento de onda. A redução da perda por radiação nas curvaturas e descontinuidades é uma de suas principais vantagens. Neste trabalho e, descrita a obtenção das expressões dos campos elétrico e magnético e da equação caracteristica dos modos hibridos que se propagam em uma estrutura NRD, onde a lâmina dielétrica convencional foi substitui da por outra de material ferrimagnético. A solução da equação caracteristica fornece a constante de propagação em função da geometria do guia, dos parâmetros da ferrita e das condições de operação. São apresentados vários resultados numéricos originais na forma de curvas de dispersão e de distribuição de campos. Discute-se a possibilidade de construção de dispositivos reciprocos e não-reciprocos / Abstract: Nonradiative Dielectric (NRD) waveguide is an attractive alternative in the implementation of mil lime ter integrated circuits. The conventional NRD structure consists of an isotropic dielectric slab inserted between two parallel conducting planes, separated by a distance less than half of a wavelength. The reduction of radiation loss by curvatures and discontinuities is one of its well known advantages. This work shows how to obtain the electric and magnetic field expressions and the characteristic equations of the hybrid modes that propagate in a NRD waveguide where the isotropic slab is substituted by a ferrimagnetic material. The solution of the characteristic equation gives the propagation constant as a function of the guide geometry, ferrite parameters and operating conditions. Unpublished numerical results are presented in the form of dispersion curves and field distributions. The possibility of implementing reciprocal and non-reciprocal devices is discussed. / Doutorado / Doutor em Engenharia Elétrica