Este trabalho consiste no estudo e projeto de circuitos Dual-Modulus Prescaler utilizados em sistemas de comunicação RF (radio frequency). Sistemas de comunicação RF trabalham em bandas de freqüência pré-definidas e dentro destas há, normalmente, vários canais para transmissão. Neste caso, decidido o canal onde se vai trabalhar, o receptor e o transmissor geram, através de um circuito chamado Sintetizador de Freqüências, sinais que têm a freqüência igual a freqüência central do canal utilizado. Esses sinais ou tons são empregados na modulação e demodulação das informações transmitidas ou recebidas. O Sintetizador de Freqüências possui como componentes um oscilador controlável, contadores programáveis, comparadores de fase e um divisor de freqüências chamado Dual-Modulus Prescaler. O funcionamento do Sintetizador é descrito a seguir: o Prescaler recebe um sinal proveniente da saída do oscilador controlável e gera um sinal que tem a freqüência igual a aquela do sinal de entrada dividida por N ou N+1, dependendo do valor lógico de um sinal de controle. O sinal gerado por esse circuito divisor será ainda dividido por contadores e comparado a um sinal de referência externo no comparador de fase. O comparador, por sua vez, gera o sinal de controle do oscilador controlável, aumentando ou reduzindo sua velocidade. Pelo ajuste do número de vezes que o circuito Prescaler divide por N ou N+1, se controla a freqüência da saída do Sintetizador. De todos os circuitos que compõe o Sintetizador de Freqüência, apenas o oscilador controlável e o Prescaler trabalham em altas freqüências (freqüência máxima do sistema) e por conseqüência, a velocidade máxima de trabalho e o consumo de potência do Sintetizador dependerão da performance destes. Neste trabalho se utilizou a técnica Extended True Single Clock Phase para se projetar o Prescaler. O projeto do circuito Prescaler foi realizado na tecnologia CMOS (Complementary Metal Oxide Silicon) 0,35 ?m da AMS [Au03a], que satisfaz as necessidades visadas (banda de trabalho centrada em 2,4 GHz) e tem um custo para prototipagem satisfatório. Vários circuitos foram implementados nesta tecnologia e testados, se obtendo um Prescaler que atinge velocidade de 3,6 GHz, consumo de 1,6 mW para tensão de alimentação de 3,3 V. / This work consists of the study and project of circuits Dual-Modulus Prescaler used in communication systems RF (radio frequency). RF Communication Systems work in predefined frequency bands and inside of them, there are several transmission channels. In this case, once decided the channel where we will work, the receiver and the transmitter generate, through a circuit called Frequency Synthesizer, signs that have the same frequency of the central frequency of the used channel. Those signs or tones are used in the modulation and demodulation of the transmitted or received information. The Frequency Synthesizer possesses as components a controllable oscillator, programmable counters, phase comparator and a frequency divider called Dual-Modulus Prescaler. The Synthesizer operation is described: the Prescaler receives a sign from the oscillator and generates an output signal with frequency equal to the frequency of the input signal divided by N or N+1, depending on the logical value of a control sign. The output of the Prescaler will be divided by other counters and compared with an external reference sign in the phase comparator. That comparator, for its turn, generates a control signal for the oscillator, increasing or reducing its speed. By the adjustment of the number of times that the circuit Prescaler divides for N or N+1, the frequency of Synthesizer output is controlled. From all the blocks that compose the Frequency Synthesizer, only the controllable oscillator and the Prescaler work in high frequencies (the maximum frequency of the system), and, in consequence, the maximum speed and the power consumption of the full Synthesizer will depend on the performance of these two blocks. In this work we applied the technique called Extended True Single Clock Phase to design the Prescaler. The project of the circuit Prescaler used the technology CMOS (Complementary Metal Oxide Silicon) 0.35 ?m of AMS [Au03a]. This technology was used because it satisfies the sought needs (work band centered in 2.4 GHz) and has a satisfactory cost. Several circuits were implemented in this technology and tested and it was obtained a Prescaler which reaches 3.6 GHz, 1.6 mW power consumption with power supply of 3.3 V.

Este trabalho propõe o desenvolvimento de uma metodologia para a verificação circuitos integrados de sinais mistos de uso em sistemas de comunicação que operem em modo simplex. Deseja-se aproveitar as características inversas de recepção e transmissão para otimizar o processo de verificação. Para o desenvolvimento desta metodologia de verificação, teve-se como objetivo estudar metodologias de verificação de circuitos integrados de sinais mistos existentes e sua evolução, as quais têm garantido cada vez mais a funcionalidade de circuitos integrados que são compostos por blocos analógicos e digitais. A metodologia é aplicada a um dos circuitos que compõem um sistema otimizado de transmissão de dados via satélite (Transponder para Satélite). O sistema de transmissão de dados via satélite, foco do trabalho, é composto por receptores, transmissores e conversores analógico digital e um Processador Digital de Sinais - Digital Signal Processing (DSP), todos desenvolvidos em hardware. A metodologia de verificação compreende no desenvolvimento de uma estrutura de verificação capaz de estimular os blocos digitais e analógicos com o objetivo de garantir a funcionalidade de cada um dos componentes do IP Transponder. Em uma etapa seguinte, foi possível estimular o IP Transponder de forma integrada, no que se refere aos os blocos digitais e analógicos, assim como os de transmissão e recepção. Ressalta-se ainda que todo o desenvolvimento foi realizado em alto nível, ou seja, todas as características e propriedades foram observadas utilizando-se somente simuladores para garantir a funcionalidade do circuito integrado de sinais mistos que compõe o IP Transponder para satélite. / This work proposes the development of a verification methodology, used during the verification process of a mixed signal integrated circuit, which represents a communication system operating in simplex mode. In order to optimize the verification process, reverse reception and transmission will be used. With the intention of developing our verification methodology, a study on other methodologies used for the verification of mixed signals integrated circuits and the evolution of such methodologies was carried out. The proposed methodology has been applied in an advanced circuit used to establish data transmission by satellite (Transponder for Satellite). The targeted data transmission system is composed by analog receptor and transmitter, analog to digital converters and a digital signal-processing unit, all developed in hardware. The verification methodology consists of two steps: first, the development of a verification structure that are able to stimulate digital and analog blocks in order to guarantee the functionality of each system component. In a following step, the developed verification environment provides the stimulation for all the Transponder IP (digital and analog blocks), and for transmission and reception blocks as well. The verification process development was performed in high level, meaning all the characteristics and properties has been observed using only simulators with the purpose of guarantee the functionality of the mixed signal integrated circuit that composes the satellite Transponder IP.

Made available in DSpace on 2015-04-14T13:56:12Z (GMT). No. of bitstreams: 1 407756.pdf: 1790642 bytes, checksum: 336376143b2d186c09e1cfa0d540851d (MD5) Previous issue date: 2008-10-24 / O constante avan?o no processo de fabrica??o de circuitos integrados tem reduzido drasticamente a geometria dos transistores e os n?veis das tens?es de alimenta??o. Em circuitos de alta densidade operando a baixa tens?o, as c?lulas de mem?ria s?o capazes de armazenar informa??o com menos capacit?ncia, o que significa que menos carga ou corrente ? necess?ria para armazenar os mesmos dados. Durante o per?odo de armazenamento, os dados envolvidos est?o suscet?veis a sofrerem influ?ncia de meio, tais como interfer?ncias eletromagn?ticas, radia??es ou at? mesmo falhas do pr?prio hardware envolvido. A falha ? caracterizada como uma invers?o de um ou mais bits de um dado armazenado na mem?ria. Conseq?entemente, os dados poder?o apresentar falhas, que provocar?o erros e comprometer?o a utiliza??o destes dados. Uma forma de resolu??o destes problemas ? a utiliza??o de C?digos Corretores de Erros. Um C?digo Corretor de Erros ?, em ess?ncia, um modo organizado de acrescentar algum dado adicional a cada informa??o que se queira armazenar e que permita, ao recuperarmos a mesma, detectar e corrigir os erros encontrados. A maioria dos C?digos Corretores de Erro em uso s?o desenvolvidos para corrigirem erros aleat?rios, isto ?, erros que ocorrem de maneira independente da localiza??o de outros erros. Contudo, em muitas situa??es, os erros podem aparecer em rajadas. De uma maneira geral, C?digos Corretores de Erros aleat?rios n?o se constituem na forma mais adequada e eficiente para corre??o de erros em rajadas, e a rec?proca tamb?m ? verdadeira. Dos v?rios m?todos propostos pela literatura, para corrigirmos simultaneamente estes dois tipos de erros, o mais efetivo ? o Embaralhamento. O Embaralhador ? um algoritmo, um m?todo que pode ser implementado tanto em hardware quanto em software. ? essencialmente constitu?do por um reordenamento dos bits e ? executado anteriormente ao armazenamento em mem?ria (Embaralhador) e na leitura, os bits s?o novamente reordenados, ou seja, s?o colocados novamente em sua posi??o original (Desembaralhador). Isto provoca um aumento na taxa de detec??o e corre??o destes erros, uma vez que se houver uma interfer?ncia concentrada (rajada de erros) em uma mem?ria, por exemplo, durante o armazenamento, na opera??o de leitura, ao se fazer o desembaralhamento, os erros ficam expostos de forma distribu?da, aparecendo como erros aleat?rios ao decodificador. Esta disserta??o apresenta uma proposta que combina a utiliza??o de C?digos de Detec??o e Corre??o de erros amplamente referenciados na literatura (Hamming, Hamming Estendido, Reed-Muller e Matrix) associados ? t?cnica de Embaralhamento aplicada a Hardware, com o objetivo de aumentar a capacidade de detec??o e corre??o de erros em rajada (erros concentrados). A execu??o dos testes de inje??o de falhas do tipo bit-flip, aplicadas ?s t?cnicas corretoras de erros utilizadas nesta disserta??o, mostraram que com a associa??o da t?cnica de Embaralhamento as mesmas passaram a ser eficientes tamb?m para erros em rajadas

Made available in DSpace on 2015-04-14T13:56:20Z (GMT). No. of bitstreams: 1 425449.pdf: 1505039 bytes, checksum: 6f49f42dd2094687edefde36dcdef070 (MD5) Previous issue date: 2010-03-25 / Atualmente ? poss?vel observar que a ?rea dedicada a elementos de mem?ria em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior por??o dos circuitos integrados e com o avan?o da tecnologia Very Deep Sub-Micron (VDSM), ? poss?vel integrar milh?es de transistores em uma ?nica ?rea de sil?cio. O fato desta elevada integra??o faz com que surjam novos tipos de defeitos durante a fabrica??o das mem?rias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes n?o s? de detectarem defeitos associados a modelos funcionais, e tamb?m associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de mem?ria ? extremamente importante para garantir tanto a qualidade do processo de fabrica??o como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho ? desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente est?tica da mem?ria. A avalia??o da viabilidade e efici?ncia da metodologia de teste proposta neste trabalho foi feita baseada em simula??es el?tricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simula??es foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi poss?vel verificar a capacidade de detec??o das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo h?brido de teste de mem?rias baseado fundamentalmente nos monitoramentos da tens?o (atrav?s de elementos March) e da corrente est?tica (atrav?s de sensores de corrente on-chip). O resultado desta combina??o ? um novo algoritmo de teste de SRAMs menos complexo, isto ?, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.

Nesta dissertação, é apresentado o projeto de uma interface que permite o controle e monitoramento de cargas de alta tensão alimentadas na faixa de 8,5V a 35V. A interface fornece duas funções básicas: a primeira é permitir que circuitos alimentados no domínio dos 5V controlem o chaveamento de transistores de potência PMOS com uma tensão de porta 5V abaixo da tensão de alimentação; a segunda é realizar o monitoramento de sobrecorrentes na carga de alta tensão, alertando, com um sinal de baixa tensão, estas ocorrências. A interface foi projetada e fabricada no processo CMOS XC06 - 0,6µm da XFAB, com a inclusão de módulos que permitem o uso de transistores de alta tensão. Como parte da solução proposta, foi analisado, implementado e caracterizado um regulador de tensão flutuante que gera uma tensão de saída 5V abaixo da tensão de alimentação. A área de silício do regulador é de 599µm x 330µm, e as medidas da tensão de saída gerada apresentam variações menores que 10%. Também foi projetado e integrado no mesmo circuito integrado um sensor para medir o nível da tensão flutuante do regulador e comunicar seu estado com um sinal de 5V, este bloco ocupa uma área de 599µm x µm. Este sensor apresentou um desvio padrão de 7% nas medidas da sua tensão limiar. A interface foi integrada em um sensor de proximidade indutivo, permitindo o chaveamento de uma carga de 430pF a 1,2kHz em toda a faixa de alimentação. / This work presents the design of an interface that allow to control and monitoring high voltage loads in the range of 8,5V to 35V. The interface provides two main features, the first one is to allow low voltage circuits supplied with 5V to control the switching of power PMOS transistors with a gate voltage 5V bellow the supply voltage. The second one is monitoring overcurrents on the high voltage load alerting with a low voltage signal these occurences. The interface was designed and fabricated on the CMOS XC06 - 0,6µm process from XFAB with the inclusion of modules that allow the use of high voltage transistors. As part of the proposed solution it was analyzed, implemented and measured a floating voltage regulator wich provides an output voltage 5V bellow the supply voltage. The area of the regulator is 599µm x 330µm and the measures of the output voltage presents variations under the 10%. Also it was designed and integrates in the same integrated circuit a sensor to measure the output level of the floating regulator and communicate the state of this output with a 5V signal, this block occupies an area of 599µm x 579µm. This sensor presented a 7% standard desviation on the measured voltage threashold. The interface was integrated on an inductive proximity sensor allowing the switching of a 430pF load at 1,2kHz for the entire all supply range.

Rádios Definidos por Software (RDS) têm sido objeto de interesse da indústria de defesa há mais de duas décadas, e também têm recebido especial atenção de outras indústrias, incluindo a de telefonia móvel. Este tipo de tecnologia tem potencial para solucionar problemas de compatibilidade entre os milhares de padrões de radiocomunicação, e de mudar a forma com que os equipamentos exploram o espectro eletromagnético, recurso cada vez mais escasso em um mundo wireless. Do ponto de vista de engenharia, estes equipamentos têm uma demanda gigantesca por poder de processamento, e ao mesmo tempo dependem de baixo custo e baixo consumo de potência, uma vez que boa parte deles é portátil e opera com baterias. Buscando atender à demanda de poder de processamento exigido por este tipo de equipamento, este trabalho explora técnicas de projeto de equipamentos RDS baseados em dispositivos lógicos programáveis em campo (FPGA). Estes dispositivos permitem implementar circuitos digitais dedicados para uma aplicação (como em um ASIC), ao mesmo tempo em que podem ser totalmente reprogramados em campo em alguns milissegundos, como se fosse um software. Uma arquitetura baseada no paradigma GALS (globalmente assíncrono, localmente síncrono) foi desenvolvida e aplicada a um receptor QPSK de banda-larga desenvolvido utilizando projeto tradicional totalmente síncrono. A aplicação desta arquitetura foi demonstrada em hardware, e apresentou ganhos significativos em relação ao projeto totalmente síncrono. A vazão de processamento melhorou em 53%, ao mesmo tempo em que o consumo de potência dinâmica do circuito foi reduzido em 39%.

Este trabalho consiste no projeto de uma Fonte de Tensão de Referência CMOS com coeficiente de temperatura inferior a 50 ppm/ºC. Esta fonte deve ser aplicada em receptores/transmissores de radio freqüência mas pode também ser utilizada em qualquer sistema analógico. A tecnologia utilizada foi a CMOS 0,35 µm da AMS (Austria Micro Systems) com quatro níveis de metal e dois de silício policristalino. A fonte de tensão implementada é do tipo Bandgap e utiliza dispositivos MOS em inversão fraca, um transistor bipolar parasitário e resistores de silício policristalino de alta resistividade. No circuito é produzida uma tensão PTAT (Proportional to Absolute Temperature) que somada a tensão base-emissor do transistor bipolar resulta numa tensão de saída independente da temperatura. O projeto e o desenho do layout desta fonte foram realizados. A partir do layout foram gerados netlists para simulações realizadas utilizando o software ELDO com o modelo MOS BSIM3v3, nas condições de operação típicas, worst speed e worst power. Através destas simulações verificou-se que o circuito atendia as especificações iniciais. O valor da tensão de saída, no entanto, apesar de estar próximo do valor desejado de 1,25 V, variou com as condições de simulação empregadas. Dois circuitos Bandgap diferentes foram enviados para fabricação: um circuito com resistores integrados (dimensões de 220 µm x 76 µm) e outro sem os resistores (dimensões de 190 µm x 36 µm). Este último permite, com o ajuste do valor dos resistores colocados externamente, modificar, se necessário, as condições de operação do circuito. Os circuitos foram caracterizados obtendo-se para o circuito com resistores integrados um coeficiente de temperatura inferior à 40 ppm/ºC, taxa de variação da saída com a tensão de alimentação próxima de 19 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,1835 V e 1,2559 V (1,25 V ± 67 mV). Para o circuito sem os resistores integrados, obteve-se um coeficiente de temperatura que chegou à 90 ppm/ºC, taxa de variação da saída com a tensão de alimentação inferior à 28 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,247 V e 1,2588 V (1,25 V ± 9 mV). A faixa de temperatura utilizada para as medidas foi de -30 ºC a 100 ºC. O consumo de corrente dos circuitos é de aproximadamente 14 µA e seu funcionamento é garantido para tensões de alimentação tão baixas quanto 1,8 V. / This work consists in the design of a CMOS Voltage Reference Source with a temperature coefficient inferior to 50 ppm/ºC. This voltage source should be applied in radio frequency receptor/transmitter but can be also applied in any analog system. The technology employed in the design is the CMOS 0.35 µm from the AMS (Austria Micro Systems) with four metal levels and two poly-silicon levels. The implemented voltage source is of the Bandgap type and uses MOS devices in weak inversion, a parasitic bipolar transistor, and resistors made with high resistive poly-silicon. The circuit produces a PTAT (Proportional to Absolute Temperature) voltage that is added to the bipolar transistor base-emitter voltage to build an output voltage independent of temperature. The project and the drawing of the layout of the circuit had been carried out. The netlists of the circuit were generated from the layout and they were employed in simulations done with the software ELDO and the BSIM3v3 MOS model, in typical, worst speed, and worst power conditions. Through these simulations it was verified that the circuit reached the initial specifications. The value of the output voltage, however, although being next to the desired value of 1.25 V, varied with the employed simulation conditions. Two different Bandgap circuits had been sent to the foundry: a circuit with integrated resistors (dimensions of 220 µm x 76 µm) and another one without the resistors (dimensions of 190 µm x 36 µm). This last one allows, with the adjustment of external resistor values, modifying, if necessary, the operation conditions of the circuit. The circuits had been characterized and the circuit with integrated resistors has a temperature coefficient inferior to 40 ppm/ºC, an output variation rate with the power supply close to 19 mV/V. The output voltage value at 50 ºC is between 1.1835 V and 1.2559 V (1.25 V ± 67 mV). The circuit without the resistors has a temperature coefficient as high as 90 ppm/ºC, an output variation rate with the power supply inferior to 28 mV/V. The output voltage value at 50 ºC is between 1.247 V and 1.2588 V (1.25 V ± 9 mV). The temperature range used in the measurements was from -30 ºC to 100 ºC. The current consumption of the circuits is approximately of 14 µA, and they operate with power supply voltages as low as 1.8 V.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-04-19T18:32:43Z No. of bitstreams: 1 DIS_MATHEUS_GIBILUKA_COMPLETO.pdf: 3498426 bytes, checksum: 534aec97d6aa9dfc7b535a7f65087ae1 (MD5) / Made available in DSpace on 2016-04-19T18:32:43Z (GMT). No. of bitstreams: 1 DIS_MATHEUS_GIBILUKA_COMPLETO.pdf: 3498426 bytes, checksum: 534aec97d6aa9dfc7b535a7f65087ae1 (MD5) Previous issue date: 2016-03-04 / Although the advancement of semiconductor technology enable the fabrication of devices with increasingly reduced propagation delay, potentially leading to higher operating frequencies, manufacturing process variability grows very aggressively in modern processes. To cope with growing variability phenomena, significant delay margins need to be added to clock signal?s periods, to ensure timing closure, which limits performance gains and constrains power efficiency. Among the several techniques that have been explored in the last decades to address these problems, three are quite relevant and promising either in isolation or combined: voltage scaling, asynchronous circuits and resilient architectures. This work investigates how voltage scaling affects circuit path delays, and produces three sets of original contributions. The first set establishes a technique to ensure that circuits synthesized with a reduced library achieve results comparable to the full library, while keeping functionality at low supply voltages. The second set of contributions composes a method to extend the voltage corners supported by standard cell libraries. This takes place through new library characterization techniques. The third set of contributions provides insights on the effects of voltage scaling in the design of resilient circuits. This analysis evaluates supply voltages in super- and sub-threshold levels. / Embora o avan?o da tecnologia de semicondutores permita a fabrica??o de dispositivos com atrasos de propaga??o reduzidos, potencialmente habilitando o aumento da frequ?ncia de opera??o, as varia??es em processos de fabrica??o modernos crescem de forma muito agressiva. Para lidar com este problema, significativas margens de atraso devem ser adicionadas ao per?odo de sinais de rel?gio, limitando os ganhos em desempenho e a efici?ncia energ?tica do circuito. Entre as diversas t?cnicas exploradas nas ?ltimas d?cadas para amenizar esta dificuldade, tr?s se destacam como relevantes e promissoras, isoladas ou combinadas: a redu??o da tens?o de alimenta??o, o uso de projeto ass?ncrono e arquiteturas resilientes. Este trabalho investiga como a redu??o de tens?o de alimenta??o afeta os atrasos de caminhos em circuitos digitais, e produz tr?s contribui??es originais. A primeira ? a defini??o uma t?cnica para garantir que circuitos sintetizados com um conjunto reduzido de c?lulas atinjam resultados comparaveis aos da biblioteca completa, mantendo a sua funcionalidade mesmo quando alimentados por tens?es reduzidas. A segunda ? a composi??o de um m?todo para estender o suporte a n?veis de tens?o de alimenta??o para bibliotecas de c?lulas padr?o providas por fabicantes de CIs, atrav?s de novas t?cnicas de caracteriza??o de bibliotecas. A terceira ? a an?lise dos efeitos do escalamento de tens?o no projeto de circuitos resilientes, considerando tens?es de alimenta??o superiores e inferiores ? tens?o de limiar dos transistores.

Nesta dissertação, é apresentado o projeto de uma interface que permite o controle e monitoramento de cargas de alta tensão alimentadas na faixa de 8,5V a 35V. A interface fornece duas funções básicas: a primeira é permitir que circuitos alimentados no domínio dos 5V controlem o chaveamento de transistores de potência PMOS com uma tensão de porta 5V abaixo da tensão de alimentação; a segunda é realizar o monitoramento de sobrecorrentes na carga de alta tensão, alertando, com um sinal de baixa tensão, estas ocorrências. A interface foi projetada e fabricada no processo CMOS XC06 - 0,6µm da XFAB, com a inclusão de módulos que permitem o uso de transistores de alta tensão. Como parte da solução proposta, foi analisado, implementado e caracterizado um regulador de tensão flutuante que gera uma tensão de saída 5V abaixo da tensão de alimentação. A área de silício do regulador é de 599µm x 330µm, e as medidas da tensão de saída gerada apresentam variações menores que 10%. Também foi projetado e integrado no mesmo circuito integrado um sensor para medir o nível da tensão flutuante do regulador e comunicar seu estado com um sinal de 5V, este bloco ocupa uma área de 599µm x µm. Este sensor apresentou um desvio padrão de 7% nas medidas da sua tensão limiar. A interface foi integrada em um sensor de proximidade indutivo, permitindo o chaveamento de uma carga de 430pF a 1,2kHz em toda a faixa de alimentação. / This work presents the design of an interface that allow to control and monitoring high voltage loads in the range of 8,5V to 35V. The interface provides two main features, the first one is to allow low voltage circuits supplied with 5V to control the switching of power PMOS transistors with a gate voltage 5V bellow the supply voltage. The second one is monitoring overcurrents on the high voltage load alerting with a low voltage signal these occurences. The interface was designed and fabricated on the CMOS XC06 - 0,6µm process from XFAB with the inclusion of modules that allow the use of high voltage transistors. As part of the proposed solution it was analyzed, implemented and measured a floating voltage regulator wich provides an output voltage 5V bellow the supply voltage. The area of the regulator is 599µm x 330µm and the measures of the output voltage presents variations under the 10%. Also it was designed and integrates in the same integrated circuit a sensor to measure the output level of the floating regulator and communicate the state of this output with a 5V signal, this block occupies an area of 599µm x 579µm. This sensor presented a 7% standard desviation on the measured voltage threashold. The interface was integrated on an inductive proximity sensor allowing the switching of a 430pF load at 1,2kHz for the entire all supply range.

Made available in DSpace on 2016-12-23T14:07:22Z (GMT). No. of bitstreams: 1 Richard Tello - Parte 1.pdf: 429535 bytes, checksum: 36512379063c3b1ee1fcf279b169c4c5 (MD5) Previous issue date: 2013-02-21 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / This work proposes the classification of motor tasks, using surface electromyography (sEMG) to control a prosthetic hand for rehabilitation of amputees. Two types of classifiers are compared: k-Nearest Neighbor (k-NN) and Bayesian (Discriminant Analysis). Motor tasks are divided into four groups correlated. The volunteers were healthy people (without amputation) and several analyzes of each of the signals were conducted. For offline analysis, the features used were: RMS (Root Mean Squared), VAR (Variance) and WL (Waveform Length). For online experimentation, it involved the use of feature of Discriminant of Bi-spectral. In both cases, either online or offline techniques were used to sliding windows. A model is proposed for reclassification using cross-validation in order to validate the classification, and a visualization in Sammon Maps is provided in order to observe the separation of the classes for each set of motor tasks. The proposed method can be implemented in a computer interface providing a visual feedback through an artificial hand prosthetic developed in Visual C++ and MATLAB commands / Este trabalho apresenta a classificação de tarefas motoras, através da eletromiografia de superfície (sEMG), para controlar uma mão prostética para reabilitação de amputados. Dois tipos de classificadores são comparados: k-vizinhos mais próximos (k-NN) e Bayesiano (Análise Discriminante). As tarefas motoras são divididas em quatro grupos correlacionados. Os voluntários desta pesquisa foram pessoas saudáveis (sem amputação), e várias análises de cada um dos sinais foram realizadas. Para o analise off-line, as características utilizadas foram: RMS (Raiz Média Quadrática), VAR (Variância) e WL (Comprimento de forma de onda). Para a experimentação on-line implicou o uso da característica de Discriminante Bi-espectral. Em ambos casos, tanto online ou offline, foram usadas técnicas de janelas deslizantes. Foi proposto um modelo para a reclassificação usando validação cruzada, a fim de validar a classificação, sendo gerada uma visualização dos dados em mapas de Sammon, a fim de observar a separação das classes para cada conjunto de tarefas motoras. Os métodos propostos foram implementados em uma interface de computador, fornecendo realimentação visual através de uma prótese de mão artificial desenvolvida em Visual C++ e utilizando comandos MATLAB